隨著集成電路技術(shù)的迅猛發(fā)展和應(yīng)用需求的強(qiáng)力推動,片上系統(tǒng)逐漸由基于總線的單核或少量多核結(jié)構(gòu)發(fā)展到基于片上網(wǎng)絡(luò)的大量多核(眾核)結(jié)構(gòu)。由于每個處理器核和路由器完全相同,同構(gòu)眾核處理器具有非常好的規(guī)整性和可擴(kuò)展性,易于挖掘多個處理器核協(xié)同并行工作的潛力。同構(gòu)眾核處理器在帶來強(qiáng)大并行計(jì)算能力的同時,也對體系結(jié)構(gòu)的設(shè)計(jì)提出了新的挑戰(zhàn)。其中如何提供有效的存儲管理和高效的同步機(jī)制以便能充分挖掘同構(gòu)眾核處理器的并行性能,已經(jīng)成為同構(gòu)眾核體系結(jié)構(gòu)設(shè)計(jì)領(lǐng)域的重要課題。 本文首先分析了同構(gòu)眾核處理器的結(jié)構(gòu)特征和并行程序行為,構(gòu)建了同構(gòu)眾核處理器平臺和性能評價模型。然后,從“片上可編程存儲管理技術(shù)”和“高效雙通道硬件同步機(jī)制”兩大方面對同構(gòu)眾核處理器的存儲和同步問題進(jìn)行了深入細(xì)致的研究。本文對提出的“面向分布式共享存儲的數(shù)據(jù)管理引擎”、“混合式分布式共享存儲空間的靜態(tài)和動態(tài)劃分技術(shù)”、“基于動態(tài)緩沖分配的雙通道快速信號燈同步機(jī)制”和“基于協(xié)同通信的雙通道快速柵欄同步機(jī)制”從統(tǒng)計(jì)硬件開銷、建立性能評價函數(shù)以及開展綜合激勵實(shí)驗(yàn)和應(yīng)用程序?qū)嶒?yàn)等多個方面進(jìn)行了詳細(xì)的性能評測。本文的主要工作與創(chuàng)新點(diǎn)體現(xiàn)在以下幾個...

【文章頁數(shù)】：157 頁

【學(xué)位級別】：博士

【文章目錄】：
摘要
Abstract
第一章 緒論
    1.1 課題研究背景
        1.1.1 處理器的發(fā)展趨勢
        1.1.2 眾核處理器的研究現(xiàn)狀
    1.2 眾核處理器的存儲與同步研究面臨的挑戰(zhàn)及其對策思考
        1.2.1 片上存儲管理面臨的挑戰(zhàn)及其對策思考
        1.2.2 眾核同步機(jī)制面臨的挑戰(zhàn)及其對策思考
    1.3 相關(guān)研究工作
        1.3.1 系統(tǒng)建模
        1.3.2 分布式共享存儲
        1.3.3 微代碼方法
        1.3.4 Cache 技術(shù)
        1.3.5 存儲空間的劃分
        1.3.6 信號燈同步機(jī)制
        1.3.7 柵欄同步機(jī)制
    1.4 本文的工作與創(chuàng)新點(diǎn)
    1.5 論文結(jié)構(gòu)
第二章 基于二維Mesh 片上網(wǎng)絡(luò)架構(gòu)的同構(gòu)眾核處理器特征分析與性能評價
    2.1 引言
    2.2 同構(gòu)眾核處理器結(jié)構(gòu)特征及數(shù)據(jù)并行程序行為分析
    2.3 性能評價模型及分析
        2.3.1 問題描述
        2.3.2 符號系統(tǒng)
        2.3.3 網(wǎng)絡(luò)通信開銷模型及分析
        2.3.4 同構(gòu)眾核處理器性能評價模型及分析
    2.4 實(shí)驗(yàn)與結(jié)論
        2.4.1 實(shí)驗(yàn)平臺
        2.4.2 應(yīng)用程序例子
        2.4.3 理論加速比計(jì)算
        2.4.4 分析與討論
    2.5 本章小結(jié)
第三章 面向分布式共享存儲的數(shù)據(jù)管理引擎結(jié)構(gòu)設(shè)計(jì)與編程開發(fā)
    3.1 引言
    3.2 使用數(shù)據(jù)管理引擎的同構(gòu)眾核處理器
    3.3 結(jié)構(gòu)設(shè)計(jì)
        3.3.1 整體結(jié)構(gòu)
        3.3.2 內(nèi)核接口單元
        3.3.3 網(wǎng)絡(luò)接口單元
        3.3.4 協(xié)處理器
        3.3.5 同步單元
        3.3.6 微指令存儲器
    3.4 硬件實(shí)現(xiàn)
    3.5 編程開發(fā)
        3.5.1 微指令設(shè)計(jì)
        3.5.2 基于命令觸發(fā)的微代碼執(zhí)行機(jī)制
        3.5.3 微代碼函數(shù)庫
        3.5.4 微代碼開發(fā)流程
    3.6 微代碼實(shí)例
        3.6.1 實(shí)例1：虛地址向?qū)嵉刂忿D(zhuǎn)換
        3.6.2 實(shí)例2：共享存儲訪問
        3.6.3 實(shí)例3：同步
        3.6.4 實(shí)例4：基于全映射目錄的Cache 協(xié)議
    3.7 實(shí)驗(yàn)與結(jié)論
        3.7.1 實(shí)驗(yàn)平臺
        3.7.2 符號系統(tǒng)和延遲開銷函數(shù)
        3.7.3 綜合激勵實(shí)驗(yàn)結(jié)果及分析
        3.7.4 應(yīng)用程序?qū)嶒?yàn)結(jié)果及分析
    3.8 本章小結(jié)
第四章 混合式分布式共享存儲空間的靜態(tài)和動態(tài)劃分技術(shù)
    4.1 引言
    4.2 混合式分布式共享存儲空間
        4.2.1 目標(biāo)平臺
        4.2.2 空間構(gòu)成
        4.2.3 并發(fā)尋址流程
        4.2.4 兩種劃分方式
    4.3 動態(tài)劃分技術(shù)
        4.3.1 基本模式
        4.3.2 “生產(chǎn)者—消費(fèi)者”模式
        4.3.3 存儲一致性問題
    4.4 性能分析
        4.4.1 符號系統(tǒng)
        4.4.2 性能評價函數(shù)及分析
    4.5 實(shí)驗(yàn)與結(jié)論
        4.5.1 實(shí)驗(yàn)平臺
        4.5.2 應(yīng)用程序1：矩陣乘
        4.5.3 應(yīng)用程序2：2D FFT
        4.5.4 應(yīng)用程序3：H.264/AVC 編碼
    4.6 本章小結(jié)
第五章 基于動態(tài)緩沖分配的雙通道快速信號燈同步機(jī)制
    5.1 引言
    5.2 采用雙通道快速信號燈同步機(jī)制的同構(gòu)眾核處理器
    5.3 基于動態(tài)緩沖分配的雙通道快速信號燈同步模塊
        5.3.1 結(jié)構(gòu)設(shè)計(jì)
        5.3.2 同步機(jī)制
        5.3.3 硬件實(shí)現(xiàn)
    5.4 實(shí)驗(yàn)與結(jié)論
        5.4.1 實(shí)驗(yàn)平臺
        5.4.2 符號系統(tǒng)
        5.4.3 綜合激勵實(shí)驗(yàn)結(jié)果及分析
        5.4.4 應(yīng)用程序?qū)嶒?yàn)結(jié)果及分析
    5.5 本章小結(jié)
第六章 基于協(xié)同通信的雙通道快速柵欄同步機(jī)制
    6.1 引言
    6.2 采用雙通道快速柵欄同步機(jī)制的同構(gòu)眾核處理器
    6.3 基于協(xié)同通信的all-to-all 柵欄同步機(jī)制
        6.3.1 協(xié)同通信
        6.3.2 報文格式
        6.3.3 結(jié)構(gòu)設(shè)計(jì)
        6.3.4 硬件實(shí)現(xiàn)
    6.4 實(shí)驗(yàn)與結(jié)論
        6.4.1 實(shí)驗(yàn)平臺
        6.4.2 符號系統(tǒng)
        6.4.3 綜合激勵實(shí)驗(yàn)結(jié)果及分析
        6.4.4 應(yīng)用程序?qū)嶒?yàn)結(jié)果及分析
    6.5 本章小結(jié)
第七章 結(jié)論與展望
    7.1 本文主要工作
    7.2 研究展望
致謝
參考文獻(xiàn)
作者在學(xué)期間取得的學(xué)術(shù)成果
附錄A 數(shù)據(jù)管理引擎的配置寄存器組
附錄B 數(shù)據(jù)管理引擎的微操作



本文編號：4011801