發(fā)布時(shí)間：2024-05-22 02:55

　　浮點(diǎn)乘法器結(jié)構(gòu)復(fù)雜,邏輯計(jì)算延時(shí)較大,是影響高性能微處理器設(shè)計(jì)的瓶頸之一。更快更好的實(shí)現(xiàn)浮點(diǎn)乘法的邏輯計(jì)算,對(duì)提高處理器性能具有重要的意義。 半定制實(shí)現(xiàn)方式已經(jīng)滿足不了越來越高的主頻要求,為了達(dá)到設(shè)計(jì)目標(biāo),在考慮性能和工作量基礎(chǔ)上,本文采用核心模塊——部分積壓縮和部分積累加全定制設(shè)計(jì),總體采用半定制方法實(shí)現(xiàn)浮點(diǎn)乘法器,在不過多增加開銷的情況下,能夠有效提高浮點(diǎn)乘法器的速度。 本文的研究成果主要有: 1.提出了一種改進(jìn)的實(shí)現(xiàn)4-2壓縮器的結(jié)構(gòu),用于本文的壓縮結(jié)構(gòu),與以前的結(jié)構(gòu)相比延時(shí)減少了大約27.5%; 2.全定制設(shè)計(jì)了4-2壓縮器,其延時(shí)為0.11ns,與半定制實(shí)現(xiàn)的4-2壓縮器延時(shí)0.18ns相比,延時(shí)減少了39%; 3.在分析并行加法器的組加法器位數(shù)與進(jìn)位樹產(chǎn)生延時(shí)的關(guān)系的基礎(chǔ)上,采用136位全并行的設(shè)計(jì)方法全定制實(shí)現(xiàn)了該加法器,其延時(shí)為0.30ns,使部分積累加模塊總延時(shí)減少了21.3%。 優(yōu)化后的浮點(diǎn)乘法器在65nmCMOS工藝的典型(tt)情況下,性能由1.4GHz優(yōu)化到1.8GHz,提高了大約30%。對(duì)浮點(diǎn)乘法器進(jìn)行了后端物理設(shè)計(jì),版圖實(shí)現(xiàn)后為1.36GHz。

【文章頁數(shù)】：84 頁

【學(xué)位級(jí)別】：碩士

【部分圖文】：

圖2.1一般乘法器的結(jié)構(gòu)

國防科學(xué)技術(shù)大學(xué)研究生院工程碩士學(xué)位論文第二章浮點(diǎn)乘法器結(jié)構(gòu)二進(jìn)制數(shù)格式的不同，分為定點(diǎn)乘法器和浮點(diǎn)乘數(shù)的范圍比較窄，有效精度低。在要求精度高的是浮點(diǎn)運(yùn)算成本高，運(yùn)算時(shí)間長。點(diǎn)乘法是通過大量的加法將部分積進(jìn)行壓縮，得點(diǎn)運(yùn)算一般都遵循IEEE-754浮點(diǎn)標(biāo)準(zhǔn)。IEEE-754....

圖2.7線性陣列結(jié)構(gòu)

線性陣列加法器由全加器和半加器組成，，速度較慢。另外，可以看出關(guān)鍵路徑不只是一條優(yōu)化壓縮結(jié)構(gòu)必須全部路徑優(yōu)化，如果只優(yōu)化一結(jié)構(gòu)為優(yōu)化帶來了難度。加法器（CSA）構(gòu)成的并行陣列加法器結(jié)構(gòu)[44]圖圖2.8并行陣列結(jié)構(gòu)乘法器結(jié)構(gòu)雖然面積比線性陣列乘法器大一些，

圖2.8并行陣列結(jié)構(gòu)

介紹乘法器的各種部分積壓縮結(jié)構(gòu)。陣列結(jié)構(gòu)[44]如圖2.7：圖2.7線性陣列結(jié)構(gòu)2.7可以看出，線性陣列加法器由全加器和半加器組成，同一級(jí)行結(jié)構(gòu)，速度較慢。另外，可以看出關(guān)鍵路徑不只是一條，圖路徑，優(yōu)化壓縮結(jié)構(gòu)必須全部路徑優(yōu)化，如果只優(yōu)化一條路徑此這種結(jié)構(gòu)為優(yōu)化帶來了難....

圖2.9樹型壓縮結(jié)構(gòu)

圖2.9樹型壓縮結(jié)構(gòu)型結(jié)構(gòu)乘法器是在每一級(jí)盡可能多的用進(jìn)位保留加法器，從而減少整個(gè)壓縮網(wǎng)絡(luò)的級(jí)數(shù)，提高乘法器壓縮的速，連線復(fù)雜。列壓縮結(jié)構(gòu)雖然較樹型壓縮結(jié)構(gòu)在速度上有所欠缺，但整。樹型壓縮結(jié)構(gòu)由于權(quán)值的不同，連接復(fù)雜，占用大法器的設(shè)計(jì)要求，考慮面積和性能，決定壓縮結(jié)構(gòu)的選2.....

本文編號(hào)：3980293