浮點乘加部件(Fused Multiply-Add, FMA)是高性能微處理器中的核心運算部件之一,它的速度與功耗對整個微處理器性能具有很大的影響。隨著應(yīng)用技術(shù)對高精度運算的要求不斷增加,研究高精度FMA的算法和設(shè)計優(yōu)化技術(shù),實現(xiàn)高性能高精度的浮點乘加部件具有廣泛的應(yīng)用價值和重要的現(xiàn)實意義。 本文在分析現(xiàn)有128位浮點乘加部件的基礎(chǔ)上,提出了一種優(yōu)化的全流水的128位浮點乘加部件體系結(jié)構(gòu),該結(jié)構(gòu)采用10級平衡流水線,在系統(tǒng)算法、RTL編碼和邏輯實現(xiàn)結(jié)構(gòu)等多個層次進行設(shè)計和優(yōu)化,使浮點乘加部件的性能大幅提升。 本文的研究工作和成果主要包括以下幾點: 1.系統(tǒng)地研究了浮點乘加部件的算法和結(jié)構(gòu),定量分析了部分關(guān)鍵路徑的延遲,并重新進行了流水線的劃分,得出了各站間組合邏輯延遲較為均勻的流水線結(jié)構(gòu),其中最長路徑和最短路徑相差約10%。 2.利用分塊和并行化設(shè)計思想,對關(guān)鍵路徑上的乘法器、加法器、對階移位器和前導(dǎo)零預(yù)測等模塊進行優(yōu)化設(shè)計,提高數(shù)據(jù)通路執(zhí)行的并行性。重點研究了前導(dǎo)零預(yù)測模塊的相關(guān)算法和設(shè)計,改進了該算法超寬位編碼樹的結(jié)構(gòu),使改進后面積減小了30%。 3.基于雙通路加法器的結(jié)構(gòu)研究了雙...

【文章頁數(shù)】：72 頁

【學(xué)位級別】：碩士

【部分圖文】：

圖1.2傳統(tǒng)浮點乘加部件結(jié)構(gòu)框圖

1.3國內(nèi)外相關(guān)研究浮點乘加結(jié)構(gòu)乘加部件FMA(fusedmultiply-add)的是成功的運用在IBMRISCSystem/6000系浮點性能提高的主要原因，其設(shè)計結(jié)構(gòu)也響深遠。RISCSystem/6000系統(tǒng)中只有一3,4]。雖然處理器核心是32....

圖1.3低延遲浮點乘加結(jié)構(gòu)

方式對結(jié)果進行舍入操作，得到乘加操作規(guī)格的浮點乘加部件缺點是求和時位寬高、舍入理器有IBM公司的power3[10]、PowerPC浮點乘加結(jié)構(gòu)合乘加FMA的基礎(chǔ)上，T.Lang提出了低延規(guī)格化移位提前到加法之前執(zhí)行。目前大多]，本文中浮點乘加部件的優(yōu)化設(shè)計也是基于....

圖1.4128位浮點乘加流水線體系結(jié)構(gòu)

則產(chǎn)生無窮的例外。第二站：并行完成B×C和A的移位對齊。使用分塊乘法計算B×進位保存形式輸出。符號位進行判斷，若是等效減法（Sa⊕Sb⊕取補，A先求反，末尾加1在3:2CSA中完成。

圖2.2參考設(shè)計流水線分析

對原來設(shè)計中的各站主要模塊進行綜合，確定出原設(shè)計中流遲，如表2.1所示：由于128位乘加部件運算位寬高，導(dǎo)致乘格化等主要模塊的邏輯級數(shù)很大，相應(yīng)的延遲也很大，要得必須設(shè)法將這些模塊分級實現(xiàn)。表2.1原設(shè)計關(guān)鍵路徑延遲子模塊Aear(um2)CellsTime....

本文編號：3957724