源同步串行總線是FPGA片間互連的常用方式。針對傳統(tǒng)的源同步串行總線傳輸方法對線路的利用率不高的情況,提出了一種高效的源同步總線收發(fā)編解碼方法,可以顯著提高源同步串行總線的傳輸效率。

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【部分圖文】：

圖1傳統(tǒng)的源同步串行傳輸方法示例

FPGA片間有傳輸數(shù)據(jù)需求時，傳統(tǒng)的源同步串行總線編碼方法，以n根線路傳輸m位寬數(shù)據(jù)為例，n根線路中固定一路傳輸隨路時鐘，再選一路傳輸高有效的同步脈沖，同步脈沖指示傳輸?shù)挠行?shù)據(jù)的起始，再將m位寬數(shù)據(jù)進行并串轉(zhuǎn)換并依次序平鋪在剩余的n-2根線路上，易知并串轉(zhuǎn)換后數(shù)據(jù)長度為ceil....

圖2本文提出的高效源同步串行傳輸方法示例

以n根線路傳輸m位寬數(shù)據(jù)為例，n根線路中固定一路傳輸隨路時鐘，剩余的n-1路全部用來傳輸有效數(shù)據(jù)，同時將有效數(shù)據(jù)分為數(shù)據(jù)幀和同步幀兩種類型。本文提出的高效源同步串行傳輸方法原理如圖2所示。數(shù)據(jù)幀的設(shè)計：m位寬數(shù)據(jù)在最低位和最高位之外分別增加一位“0”，形成m+2位寬數(shù)據(jù)，將m+2....

圖35線傳64bit數(shù)據(jù)傳統(tǒng)源同步串行傳輸方法示例

本文提出的編碼方法能顯著提高源同步總線的傳輸效率，具體以5線傳輸64bit數(shù)據(jù)為例，傳統(tǒng)源同步串行傳輸方法如圖3所示。源同步時鐘用1根線，數(shù)據(jù)同步有效標(biāo)志用1根線，64bit并行數(shù)據(jù)經(jīng)過并串轉(zhuǎn)換需要ceil[64/（5-2)]=22個時鐘節(jié)拍傳輸，因此連續(xù)傳輸間隔為22個時鐘....

圖45線傳64bit數(shù)據(jù)的高效源同步串行傳輸方法示例

設(shè)隨路時鐘為150MHz，周期為6.66ns,則2線傳輸28bit數(shù)據(jù)包的傳輸效率對比如表1所示。新編碼方法在線路資源不變的情況下，傳輸效率提升了29%。3結(jié)語

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