本文關(guān)鍵詞：基于多種軟件的DDR3的關(guān)鍵時序參數(shù)的仿真與分析，由筆耕文化傳播整理發(fā)布。

【摘要】：隨著信息量增長的越來越迅速,DDR (Double Data Rate)芯片的應(yīng)用也越來越廣泛,由于其數(shù)據(jù)傳輸速率以及工作頻率的逐步提升,又由于DDR基于并行總線結(jié)構(gòu),導(dǎo)致相鄰的總線間更容易互相影響,這使得信號間的時序問題變得越來越嚴(yán)重,所以對DDR系統(tǒng)設(shè)計(jì)的時序要求也越來越高,越來越嚴(yán)格。本文使用目前廣泛應(yīng)用的EDA工具Cadence、ANSYS以及Sigrity軟件分別對實(shí)際電路板上的DDR3模塊的關(guān)鍵時序參數(shù)進(jìn)行仿真與分析。本文首先闡述了DDR3采用的源同步時鐘信號的工作原理,以及DDR3關(guān)鍵時序參數(shù)的含義和規(guī)范要求,然后通過三種不同的軟件對板上DDR3部分的關(guān)鍵參數(shù)進(jìn)行仿真,最后將三種軟件仿真結(jié)果和實(shí)測結(jié)果以及業(yè)內(nèi)JEDEC(電子工程設(shè)計(jì)發(fā)展聯(lián)合協(xié)會)標(biāo)準(zhǔn)對比,通過對比三種不同的軟件仿真前準(zhǔn)備工作、仿真結(jié)果和仿真精度,得到三種不同軟件進(jìn)行時序仿真分析的優(yōu)缺點(diǎn),可為不同場合以及不同精度要求下進(jìn)行高速并行總線的仿真和分析提供參考,對以后更高頻率的DDR設(shè)計(jì)有很好的參考借鑒作用。
【關(guān)鍵詞】：DDR3 Cadence ANSYS Sigrity 時序
【學(xué)位授予單位】：內(nèi)蒙古大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2015
【分類號】：TP333
【目錄】：

• 摘要4-5
• Abstract5-10
• 第一章 緒論10-13
• 1.1 研究背景與意義10
• 1.2 國內(nèi)外現(xiàn)狀10-11
• 1.3 論文主要工作及內(nèi)容安排11-13
• 1.3.1 論文主要工作11
• 1.3.2 論文內(nèi)容安排11-13
• 第二章 高速DDR3并行總線概述13-28
• 2.1 源同步時鐘13-15
• 2.2 源同步時序要求15-16
• 2.3 Bank、Rank及內(nèi)存模塊16-17
• 2.4 IBIS模型17
• 2.5 接口邏輯電平17-18
• 2.6 轉(zhuǎn)換速率減額表(Slew Rate Derating)18-20
• 2.7 “Stratix Ⅳ GX FPGA Development Board”電路板簡介20-21
• 2.8 DDR3時序關(guān)鍵信號介紹21-23
• 2.9 關(guān)鍵時序參數(shù)介紹23-27
• 2.10 本章小結(jié)27-28
• 第三章 基于Candence的DDR3時序仿真28-42
• 3.1 Cadence軟件介紹28
• 3.2 仿真前的準(zhǔn)備工作28-30
• 3.2.1 IBIS模型的驗(yàn)證與修改28-29
• 3.2.2 ODT的選擇29-30
• 3.3 時鐘信號仿真與分析30-31
• 3.4 數(shù)據(jù)總線的仿真分析31-34
• 3.5 數(shù)據(jù)選通信號仿真與分析34-38
• 3.5.1 數(shù)據(jù)選通信號“寫”操作時仿真分析35-36
• 3.5.2 數(shù)據(jù)選通信號“讀”操作時仿真與分析36-37
• 3.5.3 數(shù)據(jù)信號和數(shù)據(jù)選通信號的聯(lián)合仿真37-38
• 3.6 仿真和實(shí)測對比38-40
• 3.6.1 測試環(huán)境與儀器介紹38-39
• 3.6.2 仿真與實(shí)測對比分析39-40
• 3.7 本章小結(jié)40-42
• 第四章 基于ANSYS的DDR3時序仿真42-50
• 4.1 關(guān)于ANSYS軟件42
• 4.1.1 關(guān)于SIwave201442
• 4.1.2 關(guān)于Designer201442
• 4.2 SIwave2014提取傳輸線的S參數(shù)42-44
• 4.3 使用Designer 2014生成DDR3報(bào)告44-45
• 4.4 DDR3報(bào)告分析45-49
• 4.4.1 建立時間和保持時間45-46
• 4.4.2 時鐘信號及數(shù)據(jù)選通信號46-48
• 4.4.3 上沖和下沖48-49
• 4.5 本章小結(jié)49-50
• 第五章 基于Sigrity的DDR3時序仿真50-59
• 5.1 Sigrity軟件介紹50
• 5.2 仿真前準(zhǔn)備工作50-51
• 5.3 Sigrity仿真結(jié)果51-54
• 5.3.1 關(guān)閉ODT時的“寫”操作51-52
• 5.3.2 打開ODT時的“寫”操作52-53
• 5.3.3 打開ODT時的“讀”操作53-54
• 5.4 創(chuàng)建DDR3時序仿真報(bào)告54-57
• 5.4.1 建立和保持時間54-55
• 5.4.2 過沖和下沖55-56
• 5.4.3 數(shù)據(jù)信號的tVAC的仿真結(jié)果56-57
• 5.5 部分仿真結(jié)果和實(shí)測對比57-58
• 5.6 本章小結(jié)58-59
• 第六章 三種軟件仿真對比59-63
• 6.1 仿真前準(zhǔn)備工作對比59-60
• 6.2 仿真結(jié)果直觀性對比60
• 6.3 仿真精確度60-62
• 6.4 三種軟件對比62
• 6.5 本章小結(jié)62-63
• 第七章 總結(jié)和展望63-64
• 參考文獻(xiàn)64-66
• 致謝66-67
• 作者在校期間發(fā)表的論著以及參加的項(xiàng)目67

【參考文獻(xiàn)】

中國期刊全文數(shù)據(jù)庫 前2條

1 陳軍 ,王虎 ,國大偉;信號完整性問題及其解決方法[J];電子產(chǎn)品世界;2001年20期

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中國碩士學(xué)位論文全文數(shù)據(jù)庫 前1條

1 張建新;高速PCB的信號和電源完整性問題研究[D];西安電子科技大學(xué);2012年

  本文關(guān)鍵詞：基于多種軟件的DDR3的關(guān)鍵時序參數(shù)的仿真與分析，，由筆耕文化傳播整理發(fā)布。

本文編號：391282