本文關鍵詞：抗工藝變化的SRAM時序控制電路技術，由筆耕文化傳播整理發(fā)布。

【摘要】：隨著靜態(tài)隨機存取存儲器(SRAM)在移動互聯(lián)網(wǎng)等不僅需要數(shù)據(jù)快速存取而且追求低功耗的應用領域的不斷拓展,人們對寬電壓低功耗SRAM的需求也會隨之不斷增長。采用先進工藝制程和動態(tài)電壓頻率調(diào)節(jié)技術(DVFS)是移動換聯(lián)網(wǎng)芯片為達到高性能和低功耗而普遍采用的方式。然而隨著半導體工藝的不斷進步,器件的工藝變化呈現(xiàn)不斷增大的趨勢,在低電壓下將會更加顯著。工藝變化的增大會給寬電壓低功耗SRAM的設計帶來許多新的問題與挑戰(zhàn),其中一個重大的問題就是隨著SRAM讀寫裕度不斷增大會造成SRAM的性能出現(xiàn)嚴重下降,并導致額外的功耗浪費。針對這一問題,本文深入研究了工藝變化對寬電壓低功耗SRAM設計的影響并提出一種更有效消除該影響的技術。本文的主要研究工作如下： 找出SRAM電路中的關鍵路徑,即時序控制電路。分析時序控制電路在寬電源電壓下受工藝變化影響情況,基于分析結(jié)果,得出工藝變化對SRAM性能及功耗的影響。對已有的幾種改進的時序控制電路的設計方法進行詳細分析,指出各種技術存在的不足,并在SMIC65nm工藝下對以上幾種設計方法進行仿真比較。 本論文創(chuàng)造性的提出了一種抗工藝變化的多級并行復制位線累加技術(MPRDA),并對該技術的原理,電路實現(xiàn)和工作原理進行了詳細的分析。通過對其原理分析可知該技術可以實現(xiàn)在整個工作電源電壓范圍內(nèi)均獲得最優(yōu)的位線放電時間,從而縮短SRAM時鐘周期,并降低工作功耗。為了驗證該技術原理的有效性,通過對提出的MPRDA技術進行仿真分析,并和已有技術進行對比,得出其具有最小工藝變化值,從而存取時間和功耗都會得到改善,特別是在低電壓下,如在0.8V電壓下,工藝變化減小了78%,存取時間改善了21%,功耗降低了13%。
【關鍵詞】：SRAW 工藝變化 寬電壓 低功耗 時序控制電路 移動互聯(lián)網(wǎng)
【學位授予單位】：安徽大學
【學位級別】：碩士
【學位授予年份】：2014
【分類號】：TP333
【目錄】：

• 摘要3-4
• Abstract4-8
• 第1章 緒論8-16
• 1.1. 研究背景及意義8-11
• 1.2. SRAM時序控制電路受工藝變化的影響11-13
• 1.3. 研究現(xiàn)狀13-15
• 1.4. 本論文主要工作15
• 1.5. 本論文整體架構(gòu)15-16
• 第2章 SRAM時序控制電路16-22
• 2.1. SRAM電路關鍵路徑分析16-18
• 2.2. 傳統(tǒng)的復制位線延時技術(Conv)18-19
• 2.3. 傳統(tǒng)復制位線延時技術存在的問題19-21
• 2.4. 本章小結(jié)21-22
• 第3章 改進的SRAM時序控制電路技術22-33
• 3.1. 多級復制位線技術(MRB)22-26
• 3.1.1. MRB技術原理分析22-24
• 3.1.2. 電路實現(xiàn)及工作原理24-26
• 3.2. 數(shù)字復制位線延時技術(DRBD)26-30
• 3.2.1. DRBD技術原理分析26-28
• 3.2.2. 電路實現(xiàn)及工作原理28-30
• 3.3. 仿真結(jié)果對比分析30-32
• 3.4. 本章小結(jié)32-33
• 第4章 多級并行復制位線延時累加技術33-49
• 4.1. MPRDA技術原理分析33-36
• 4.2. MPRDA技術電路實現(xiàn)36-38
• 4.3. MPRDA技術工作原理38-39
• 4.4. 復制位線分級和復制單元個數(shù)確定39-43
• 4.5. 仿真結(jié)果分析43-47
• 4.6. 本章小結(jié)47-49
• 第5章 總結(jié)與展望49-50
• 5.1. 設計總結(jié)49
• 5.2. 工作展望49-50
• 參考文獻50-55
• 圖表目錄55-57
• 致謝57-58
• 碩士階段獲得的研究成果58

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