近60年來,隨著微電子技術(shù)和集成電路工藝的飛速進(jìn)步,微處理器有了驚人的發(fā)展,性能迅速得到提高。與此同時(shí),要想滿足微處理器高性能的要求,關(guān)鍵路徑上的浮點(diǎn)處理單元(FPU)的運(yùn)算速度必須足夠快。 現(xiàn)有的一些處理器中的浮點(diǎn)處理單元基本上取得了很好的性能,但也存在一些問題。在浮點(diǎn)處理單元中,浮點(diǎn)乘法開始向著更高進(jìn)制、更大位寬、并行度更高的乘算法發(fā)展,因此乘法器的速度和面積直接影響著整個(gè)浮點(diǎn)處理單元的性能,需要對(duì)乘法器的設(shè)計(jì)進(jìn)行改進(jìn)和優(yōu)化以提高整個(gè)浮點(diǎn)處理單元的性能。同時(shí),浮點(diǎn)處理單元中的除法、平方根等使用頻度較低的運(yùn)算仍然是整個(gè)單元的性能瓶頸,其運(yùn)算結(jié)構(gòu)比較復(fù)雜,處理單元的面積和功耗也比較大。 針對(duì)上述問題本文研究了浮點(diǎn)處理單元設(shè)計(jì)相關(guān)關(guān)鍵技術(shù)。針對(duì)浮點(diǎn)乘法部分積產(chǎn)生規(guī)則提出了偽1變換,優(yōu)化其控制通路;同時(shí)在傳統(tǒng)的Wallace樹型乘法器中提出了預(yù)偽加的方法,不僅減少了部分積累加延遲,也降低了電路的復(fù)雜性;在乘法器的基礎(chǔ)上本文結(jié)合查找表法和Goldschmidt算法進(jìn)行了浮點(diǎn)除法的設(shè)計(jì)實(shí)現(xiàn),并通過控制電路實(shí)現(xiàn)了FPU的順序執(zhí)行,亂序流出,充分挖掘了FPU的資源利用率。運(yùn)用這些設(shè)計(jì)技術(shù)本文設(shè)計(jì)實(shí)...

【文章頁數(shù)】：76 頁

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
ABSTRACT
第一章 緒論
    1.1 課題研究背景
    1.2 課題研究現(xiàn)狀
        1.2.1 國(guó)外浮點(diǎn)處理單元設(shè)計(jì)關(guān)鍵技術(shù)研究和發(fā)展概況
        1.2.2 國(guó)內(nèi)浮點(diǎn)處理單元設(shè)計(jì)研究和發(fā)展概況
    1.3 課題研究?jī)?nèi)容
        1.3.1 課題研究的內(nèi)容
        1.3.2 課題主要工作
    1.4 論文結(jié)構(gòu)
第二章 浮點(diǎn)數(shù)和IEEE 754標(biāo)準(zhǔn)
    2.1 定點(diǎn)數(shù)與浮點(diǎn)數(shù)
        2.1.1 定點(diǎn)數(shù)據(jù)
        2.1.2 浮點(diǎn)數(shù)據(jù)
        2.1.3 定點(diǎn)數(shù)與浮點(diǎn)數(shù)的比較
    2.2 IEEE 754浮點(diǎn)數(shù)據(jù)格式
        2.2.1 單精度浮點(diǎn)數(shù)據(jù)格式
        2.2.2 雙精度浮點(diǎn)數(shù)據(jù)格式
        2.2.3 IEEE 754對(duì)特殊值和非規(guī)格化數(shù)據(jù)的規(guī)定
    2.3 IEEE 754浮點(diǎn)運(yùn)算的基本流程
        2.3.1 浮點(diǎn)加減法運(yùn)算流程
        2.3.2 浮點(diǎn)乘法運(yùn)算流程
    2.4 IEEE 754浮點(diǎn)運(yùn)算的異常及舍入模式
        2.4.1 IEEE 754浮點(diǎn)運(yùn)算的舍入模式
        2.4.2 IEEE 754異常
    2.5 小結(jié)
第三章 浮點(diǎn)加法器設(shè)計(jì)
    3.1 浮點(diǎn)加法器基本結(jié)構(gòu)
    3.2 前導(dǎo)零邏輯
        3.2.1 二分檢測(cè)法
        3.2.2 前導(dǎo)零檢測(cè)邏輯設(shè)計(jì)
    3.3 浮點(diǎn)加法器結(jié)構(gòu)設(shè)計(jì)
    3.4 小結(jié)
第四章 浮點(diǎn)乘法器設(shè)計(jì)
    4.1 浮點(diǎn)乘法基本理論
        4.1.1 浮點(diǎn)乘法處理流程
        4.1.2 浮點(diǎn)乘法中BOOTH編碼原理
        4.1.3 浮點(diǎn)乘法研究現(xiàn)狀
    4.2 基于BOOTH算法的偽1變換
        4.2.1 BOOTH算法關(guān)鍵路徑分析
        4.2.2 通過偽1變換減少BOOTH算法延遲
        4.2.3 小結(jié)
    4.3 基于Wallace樹的偽和運(yùn)算
        4.3.1 Wallace樹算法分析
        4.3.2 預(yù)偽加和對(duì)進(jìn)位延遲的優(yōu)化
        4.3.3 小結(jié)
    4.4 浮點(diǎn)乘法器總體結(jié)構(gòu)
    4.5 性能評(píng)測(cè)及分析
    4.6 小結(jié)
第五章 浮點(diǎn)除法器設(shè)計(jì)
    5.1 浮點(diǎn)除法對(duì)浮點(diǎn)運(yùn)算的影響
    5.2 浮點(diǎn)除法基本運(yùn)算流程
    5.3 基本除法算法分析
        5.3.1 數(shù)字循環(huán)
        5.3.2 函數(shù)迭代
        5.3.3 高階除法
        5.3.4 查找表法
    5.4 浮點(diǎn)除法設(shè)計(jì)實(shí)現(xiàn)
        5.4.1 算法的選擇
        5.4.2 算法分析及改進(jìn)
        5.4.3 利用乘法單元實(shí)現(xiàn)浮點(diǎn)除法
    5.5 浮點(diǎn)除法迭代時(shí)序
    5.6 小結(jié)
第六章 高速浮點(diǎn)處理單元總體結(jié)構(gòu)設(shè)計(jì)
    6.1 FPU體系結(jié)構(gòu)
    6.2 FPU流水線
        6.2.1 FPU中的亂序流水實(shí)現(xiàn)
    6.3 異常處理
    6.4 小結(jié)
第七章 浮點(diǎn)處理單元的硬件實(shí)現(xiàn)與驗(yàn)證
    7.1 信號(hào)
    7.2 時(shí)序
    7.3 編譯綜合
    7.4 測(cè)試模型的建立
    7.5 測(cè)試和驗(yàn)證
第八章 結(jié)束語
    8.1 本文工作總結(jié)
    8.2 工作展望
致謝
參考文獻(xiàn)
作者在學(xué)期間取得的學(xué)術(shù)成果



本文編號(hào)：3838703