基于NIOSII的光纖通道接口設(shè)計及相關(guān)技術(shù)實現(xiàn)
發(fā)布時間:2023-08-02 20:43
隨著存儲需求的增加及存儲應(yīng)用日益復(fù)雜,對象存儲接口將逐步取代以塊和文件為訪問單元的存儲接口,成為將來存儲系統(tǒng)發(fā)展的主要趨勢。利用光纖通道協(xié)議傳輸對象存儲設(shè)備的命令是實現(xiàn)主機(jī)與對象存儲設(shè)備之間通信的一種方式。光纖通道接口的設(shè)計是其中的關(guān)鍵技術(shù)。 隨著集成電路的不斷發(fā)展,芯片的體積越來越小,而密度越來越大,處理頻率越來越快,這使得在現(xiàn)場可編程門陣列FPGA (Field Programmable Gate Array)上組織片上系統(tǒng)成為可能。采用Altera公司的片上可編程系統(tǒng)SOPC(System on Programmable Chip)技術(shù),利用其靈活的、可重用的特性,自定義所需要的外設(shè),構(gòu)成光纖通道接口控制器。 在QuarutsII環(huán)境下,采用SOPC技術(shù),闡述了自定義外設(shè)流程,并對光纖通道接口硬件進(jìn)行封裝,形成自定義外設(shè)元件。組建了基于NIOSII的光纖通道接口系統(tǒng);并采用一種新的時序設(shè)計方式,解決DDR控制器的高頻、穩(wěn)定工作的關(guān)鍵問題。 根據(jù)實現(xiàn)的系統(tǒng)接口,對其進(jìn)行時序仿真,測試,分析。優(yōu)化關(guān)鍵時鐘路徑,改進(jìn)原有設(shè)計方案,降低整體路徑時間,提高整體工作頻率。在NIOS IDE環(huán)...
【文章頁數(shù)】:63 頁
【學(xué)位級別】:碩士
【文章目錄】:
摘要
Abstract
1 緒論
1.1 課題背景
1.1.1 存儲市場需求
1.1.2 存儲系統(tǒng)的問題
1.1.3 對象存儲系統(tǒng)
1.2 高速存儲接口簡介
1.3 國內(nèi)外研究現(xiàn)狀
1.4 課題研究的目的和意義
1.5 本文的主要內(nèi)容與組織
2 光纖通道接口技術(shù)平臺
2.1 基于FPGA 的硬件設(shè)計
2.1.1 基本設(shè)計方法
2.1.2 FPGA 設(shè)計流程
2.2 SOPC 相關(guān)技術(shù)
2.2.1 SOPC 技術(shù)優(yōu)勢
2.2.2 NIOS II CPU 簡介
2.2.3 Avalon 交互式總線
2.3 光纖通道協(xié)議框架
2.3.1 光纖通道協(xié)議
2.3.2 傳輸單位
2.4 本章小節(jié)
3 自定義元件的設(shè)計
3.1 硬件層設(shè)計方案
3.1.1 FC CORE 總體框架圖
3.1.2 發(fā)送端主要組成單元
3.1.3 接收端主要組成單元
3.2 自定義元件實現(xiàn)
3.2.1 商用IP 核
3.2.2 自定義IP 核
3.2.3 自定義IP 核的開發(fā)流程
3.3 本章小結(jié)
4 光纖通道接口的關(guān)鍵技術(shù)及實現(xiàn)
4.1 資源的配置
4.1.1 開發(fā)板的硬件資源
4.1.2 FPGA 的片內(nèi)資源
4.1.3 片外DDR SDRAM 資源
4.2 DDR 時鐘控制器的工作原理與實現(xiàn)
4.2.1 DDR 控制器工作原理
4.2.2 DDR 控制器時序模塊的優(yōu)化
4.3 系統(tǒng)的實現(xiàn)
4.3.1 系統(tǒng)元件選擇
4.3.2 系統(tǒng)時鐘選擇
4.3.3 系統(tǒng)總線連接
4.4 本章小結(jié)
5 性能測試與分析
5.1 DDR 控制器仿真測試
5.1.1 時序優(yōu)化策略
5.1.2 軟件調(diào)試
5.2 FC 接口調(diào)試
5.2.1 FC 接口時序報告
5.2.2 讀寫幀
5.2.3 DMA 方式
5.2.4 測試函數(shù)
5.2.5 SignalTapII 在線測試
5.3 本章小結(jié)
6 全文總結(jié)
致謝
參考文獻(xiàn)
附錄 攻讀碩士學(xué)位期間發(fā)表的論文
本文編號:3838502
【文章頁數(shù)】:63 頁
【學(xué)位級別】:碩士
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摘要
Abstract
1 緒論
1.1 課題背景
1.1.1 存儲市場需求
1.1.2 存儲系統(tǒng)的問題
1.1.3 對象存儲系統(tǒng)
1.2 高速存儲接口簡介
1.3 國內(nèi)外研究現(xiàn)狀
1.4 課題研究的目的和意義
1.5 本文的主要內(nèi)容與組織
2 光纖通道接口技術(shù)平臺
2.1 基于FPGA 的硬件設(shè)計
2.1.1 基本設(shè)計方法
2.1.2 FPGA 設(shè)計流程
2.2 SOPC 相關(guān)技術(shù)
2.2.1 SOPC 技術(shù)優(yōu)勢
2.2.2 NIOS II CPU 簡介
2.2.3 Avalon 交互式總線
2.3 光纖通道協(xié)議框架
2.3.1 光纖通道協(xié)議
2.3.2 傳輸單位
2.4 本章小節(jié)
3 自定義元件的設(shè)計
3.1 硬件層設(shè)計方案
3.1.1 FC CORE 總體框架圖
3.1.2 發(fā)送端主要組成單元
3.1.3 接收端主要組成單元
3.2 自定義元件實現(xiàn)
3.2.1 商用IP 核
3.2.2 自定義IP 核
3.2.3 自定義IP 核的開發(fā)流程
3.3 本章小結(jié)
4 光纖通道接口的關(guān)鍵技術(shù)及實現(xiàn)
4.1 資源的配置
4.1.1 開發(fā)板的硬件資源
4.1.2 FPGA 的片內(nèi)資源
4.1.3 片外DDR SDRAM 資源
4.2 DDR 時鐘控制器的工作原理與實現(xiàn)
4.2.1 DDR 控制器工作原理
4.2.2 DDR 控制器時序模塊的優(yōu)化
4.3 系統(tǒng)的實現(xiàn)
4.3.1 系統(tǒng)元件選擇
4.3.2 系統(tǒng)時鐘選擇
4.3.3 系統(tǒng)總線連接
4.4 本章小結(jié)
5 性能測試與分析
5.1 DDR 控制器仿真測試
5.1.1 時序優(yōu)化策略
5.1.2 軟件調(diào)試
5.2 FC 接口調(diào)試
5.2.1 FC 接口時序報告
5.2.2 讀寫幀
5.2.3 DMA 方式
5.2.4 測試函數(shù)
5.2.5 SignalTapII 在線測試
5.3 本章小結(jié)
6 全文總結(jié)
致謝
參考文獻(xiàn)
附錄 攻讀碩士學(xué)位期間發(fā)表的論文
本文編號:3838502
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