隨著存儲(chǔ)需求的增加及存儲(chǔ)應(yīng)用日益復(fù)雜,對(duì)象存儲(chǔ)接口將逐步取代以塊和文件為訪問(wèn)單元的存儲(chǔ)接口,成為將來(lái)存儲(chǔ)系統(tǒng)發(fā)展的主要趨勢(shì)。利用光纖通道協(xié)議傳輸對(duì)象存儲(chǔ)設(shè)備的命令是實(shí)現(xiàn)主機(jī)與對(duì)象存儲(chǔ)設(shè)備之間通信的一種方式。光纖通道接口的設(shè)計(jì)是其中的關(guān)鍵技術(shù)。 隨著集成電路的不斷發(fā)展,芯片的體積越來(lái)越小,而密度越來(lái)越大,處理頻率越來(lái)越快,這使得在現(xiàn)場(chǎng)可編程門陣列FPGA (Field Programmable Gate Array)上組織片上系統(tǒng)成為可能。采用Altera公司的片上可編程系統(tǒng)SOPC(System on Programmable Chip)技術(shù),利用其靈活的、可重用的特性,自定義所需要的外設(shè),構(gòu)成光纖通道接口控制器。 在QuarutsII環(huán)境下,采用SOPC技術(shù),闡述了自定義外設(shè)流程,并對(duì)光纖通道接口硬件進(jìn)行封裝,形成自定義外設(shè)元件。組建了基于NIOSII的光纖通道接口系統(tǒng);并采用一種新的時(shí)序設(shè)計(jì)方式,解決DDR控制器的高頻、穩(wěn)定工作的關(guān)鍵問(wèn)題。 根據(jù)實(shí)現(xiàn)的系統(tǒng)接口,對(duì)其進(jìn)行時(shí)序仿真,測(cè)試,分析。優(yōu)化關(guān)鍵時(shí)鐘路徑,改進(jìn)原有設(shè)計(jì)方案,降低整體路徑時(shí)間,提高整體工作頻率。在NIOS IDE環(huán)...

【文章頁(yè)數(shù)】：63 頁(yè)

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
Abstract
1 緒論
    1.1 課題背景
        1.1.1 存儲(chǔ)市場(chǎng)需求
        1.1.2 存儲(chǔ)系統(tǒng)的問(wèn)題
        1.1.3 對(duì)象存儲(chǔ)系統(tǒng)
    1.2 高速存儲(chǔ)接口簡(jiǎn)介
    1.3 國(guó)內(nèi)外研究現(xiàn)狀
    1.4 課題研究的目的和意義
    1.5 本文的主要內(nèi)容與組織
2 光纖通道接口技術(shù)平臺(tái)
    2.1 基于FPGA 的硬件設(shè)計(jì)
        2.1.1 基本設(shè)計(jì)方法
        2.1.2 FPGA 設(shè)計(jì)流程
    2.2 SOPC 相關(guān)技術(shù)
        2.2.1 SOPC 技術(shù)優(yōu)勢(shì)
        2.2.2 NIOS II CPU 簡(jiǎn)介
        2.2.3 Avalon 交互式總線
    2.3 光纖通道協(xié)議框架
        2.3.1 光纖通道協(xié)議
        2.3.2 傳輸單位
    2.4 本章小節(jié)
3 自定義元件的設(shè)計(jì)
    3.1 硬件層設(shè)計(jì)方案
        3.1.1 FC CORE 總體框架圖
        3.1.2 發(fā)送端主要組成單元
        3.1.3 接收端主要組成單元
    3.2 自定義元件實(shí)現(xiàn)
        3.2.1 商用IP 核
        3.2.2 自定義IP 核
        3.2.3 自定義IP 核的開發(fā)流程
    3.3 本章小結(jié)
4 光纖通道接口的關(guān)鍵技術(shù)及實(shí)現(xiàn)
    4.1 資源的配置
        4.1.1 開發(fā)板的硬件資源
        4.1.2 FPGA 的片內(nèi)資源
        4.1.3 片外DDR SDRAM 資源
    4.2 DDR 時(shí)鐘控制器的工作原理與實(shí)現(xiàn)
        4.2.1 DDR 控制器工作原理
        4.2.2 DDR 控制器時(shí)序模塊的優(yōu)化
    4.3 系統(tǒng)的實(shí)現(xiàn)
        4.3.1 系統(tǒng)元件選擇
        4.3.2 系統(tǒng)時(shí)鐘選擇
        4.3.3 系統(tǒng)總線連接
    4.4 本章小結(jié)
5 性能測(cè)試與分析
    5.1 DDR 控制器仿真測(cè)試
        5.1.1 時(shí)序優(yōu)化策略
        5.1.2 軟件調(diào)試
    5.2 FC 接口調(diào)試
        5.2.1 FC 接口時(shí)序報(bào)告
        5.2.2 讀寫幀
        5.2.3 DMA 方式
        5.2.4 測(cè)試函數(shù)
        5.2.5 SignalTapII 在線測(cè)試
    5.3 本章小結(jié)
6 全文總結(jié)
致謝
參考文獻(xiàn)
附錄 攻讀碩士學(xué)位期間發(fā)表的論文



本文編號(hào)：3838502