本文研究內(nèi)容是北京微電子技術(shù)研究所“十五”航天專用容錯處理器課題的組成部分，作者系統(tǒng)深入地研究了基于航天及空間應(yīng)用的并行與容錯單片多處理體系結(jié)構(gòu)。所做的主要研究工作及其創(chuàng)新點如下： 1、作為主要完成人之一，實現(xiàn)了基于SPARC V8結(jié)構(gòu)的容錯32位RISC處理器BM3801設(shè)計，并流片測試成功。芯片采用0.18um SMIC工藝，硅片面積5×5 mm²，芯片面積4.5×4.5cm²，功耗180mW。 2、提出了分段最佳一致收斂(convergence)的線性擬合方法，用以產(chǎn)生浮點除法／開方運算中迭代的初值，與Goldschmidt算法采用查找表ROM結(jié)構(gòu)相比，初值產(chǎn)生電路面積減小了1／3；與基16 SRT算法相比，雙精度除法性能提高了1.8倍。 3、研究實現(xiàn)了結(jié)構(gòu)簡單且用同一組硬件實現(xiàn)三角，雙曲，指數(shù)以及對數(shù)函數(shù)等超越函數(shù)處理器，并且面積小，功耗可控。 4、提出了可動態(tài)配置為不同運行模式的單片雙核處理結(jié)構(gòu)，以滿足航天不同應(yīng)用領(lǐng)域或飛行器不同飛行階段的需要。當(dāng)需要高性能運算時，可動態(tài)配置為雙核并行；當(dāng)需要強容錯時，可配置為雙核冗余容錯結(jié)構(gòu)，并且...

【文章頁數(shù)】：153 頁

【學(xué)位級別】：博士

【文章目錄】：
摘要
ABSTRACT
目錄
圖索引
表索引
第一章 緒論
    1.1 論文研究背景
        1.1.1 航天及空間應(yīng)用微處理器的需求特點
        1.1.2 航天及空間應(yīng)用對單片多處理的需求
    1.2 國內(nèi)外研究現(xiàn)狀與發(fā)展趨勢
    1.3 研究內(nèi)容和創(chuàng)新點概述
    1.4 論文的結(jié)構(gòu)
第二章 航天應(yīng)用的處理器體系結(jié)構(gòu)
    2.1 SPARC V8系統(tǒng)結(jié)構(gòu)
        2.1.1 SPARC中的RISC設(shè)計思想
            2.1.1.1 面向寄存器堆的結(jié)構(gòu)
            2.1.1.2 可并發(fā)執(zhí)行的多處理單元
            2.1.1.3 獨特的窗口寄存器堆
            2.1.1.4 多種類型的陷阱控制
    2.2 基于LEON處理器的FPU和CU結(jié)構(gòu)研究
        2.2.1 LEON處理器組成結(jié)構(gòu)
        2.2.2 核心整數(shù)單元(IU)流水結(jié)構(gòu)
        2.2.3 浮點處理單元(FPU)結(jié)構(gòu)研究
            2.2.3.1 SPARC V8浮點指令
            2.2.3.2 整數(shù)單元(IU)與串并行浮點單元(FPU)的接口設(shè)計
            2.2.3.3 FPU結(jié)構(gòu)優(yōu)化研究
        2.2.4 CORDIC協(xié)處理器(CP)結(jié)構(gòu)研究
            2.2.4.1 CORDIC協(xié)處理器功能與指令定義
            2.2.4.2 CORDIC協(xié)處理器(CP)和整數(shù)單元(IU)的接口設(shè)計
    2.3 基于SPARC V8結(jié)構(gòu)的抗輻照BM3801處理器
    2.4 小結(jié)
第三章 微處理器中的性能加速器研究
    3.1 FPU中的浮點除法和開方處理部件設(shè)計
        3.1.1 算法研究與比較
        3.1.2 基于Goldschmidt算法的除法/開方設(shè)計
            3.1.2.1 總體結(jié)構(gòu)優(yōu)化研究
            3.1.2.2 分級與共享硬件的舍入方法
            3.1.2.3 誤差分析與精度控制
            3.1.2.4 分段最佳一致收斂(convergence)的線性擬合
            3.1.2.6 仿真、綜合結(jié)果
        3.1.3 SRT與Goldschmidt設(shè)計結(jié)果比較及FPU性能
        3.1.4 浮點除法/開方運算與FPU的驗證
            3.1.4.1 FPU功能驗證
            3.1.4.2 FPGA驗證
    3.2 CORDIC超越函數(shù)處理器研究與設(shè)計
        3.2.1 CORDIC的整體結(jié)構(gòu)
        3.2.2 CORDIC的數(shù)據(jù)路徑
        3.2.3 CORDIC處理器設(shè)計
            3.2.3.1 CORDIC算法實現(xiàn)的主要硬件結(jié)構(gòu)
            3.2.3.2 不同電路結(jié)構(gòu)的性能分析
            3.2.3.3 粒度與加法器選取規(guī)律分析
        3.2.4 容錯設(shè)計
        3.2.5 仿真綜合與驗證
        3.2.6 流水結(jié)構(gòu)的容錯CORDIC協(xié)處理器設(shè)計
            3.2.6.1 改進(jìn)的算法
            3.2.6.2 高吞吐率的流水線結(jié)構(gòu)設(shè)計
            3.2.6.3 算術(shù)路徑的并行檢錯AN編碼
            3.2.6.4 結(jié)果評估
    3.3 小結(jié)
第四章 可配置為并行與冗余結(jié)構(gòu)的雙核處理器研究
    4.1 BM3801中的SEU容錯策略
        4.1.1 優(yōu)化高效的糾檢錯編碼EDAC技術(shù)
        4.1.2 整數(shù)單元寄存器堆(Regfile) EDAC機(jī)制
        4.1.3 存儲器接口EDAC機(jī)制
        4.1.4 CACHE容錯機(jī)制
    4.2 可動態(tài)配置的并行和冗余雙核體系結(jié)構(gòu)
    4.3 高糾檢錯覆蓋率的兩級容錯設(shè)計思想
    4.4 自檢與自恢復(fù)的雙核兩級容錯機(jī)制實現(xiàn)
        4.4.1 雙核兩級錯誤檢測與恢復(fù)機(jī)制
            4.4.1.1 錯誤標(biāo)示與糾錯優(yōu)先級
            4.4.1.2 雙級容錯故障恢復(fù)機(jī)制
        4.4.2 系統(tǒng)性能與比較
    4.5 小結(jié)
第五章 單片多處理容錯互連結(jié)構(gòu)研究
    5.1 互聯(lián)結(jié)構(gòu)概述
        5.1.1 設(shè)計目標(biāo)
        5.1.2 容錯
            5.1.2.1 故障模型
            5.1.2.2 容錯技術(shù)
        5.1.3 網(wǎng)絡(luò)拓?fù)浜吐酚山Y(jié)構(gòu)的選擇分析
        5.1.4 具有消息傳輸冪等性的改進(jìn)的MRP路由協(xié)議
        5.1.5 RN1路由塊結(jié)構(gòu)
        5.1.6 死鎖和活鎖
    5.2 低響應(yīng)時間的容錯互連結(jié)構(gòu)研究
        5.2.1 流水線路由結(jié)構(gòu)的互連體系結(jié)構(gòu)
        5.2.2 基于樹的機(jī)制優(yōu)化路由關(guān)鍵路徑
        5.2.3 能夠向上、向下路由的修改的胖樹拓?fù)浣Y(jié)構(gòu)
        5.2.4 動態(tài)吞掉機(jī)制的路由協(xié)議
    5.3 支持冪等性的消息可靠傳輸機(jī)制
        5.3.1 冪等性體系結(jié)構(gòu)的設(shè)計思想
        5.3.2 支持冪等性的實現(xiàn)方法
        5.3.3 性能影響分析
    5.4 防止死鎖活鎖的消息優(yōu)先級機(jī)制
        5.4.1 引入優(yōu)先級的意義
        5.4.2 消息優(yōu)先級的體系結(jié)構(gòu)
        5.4.3 基于優(yōu)先級分配與路由協(xié)議的實現(xiàn)方法
        5.4.4 性能影響估計
    5.5 功能驗證
    5.6 小結(jié)
第六章 結(jié)束語
    6.1 本文所作的工作及其意義
    6.2 關(guān)于進(jìn)一步的研究
致謝
發(fā)表論文
參考文獻(xiàn)



本文編號：3836827