傳統(tǒng)的并行傳輸技術(shù)由于存在功耗高、速度受限等缺點(diǎn),以PCI Express為代表的高速串行傳輸技術(shù)將代替?zhèn)鹘y(tǒng)的并行傳輸技術(shù)。時(shí)鐘數(shù)據(jù)恢復(fù)電路(Clock Data Recovery,CDR)是實(shí)現(xiàn)高速串行傳輸技術(shù)的關(guān)鍵模塊。它從串行數(shù)據(jù)中恢復(fù)出時(shí)鐘信號(hào),并通過(guò)數(shù)據(jù)恢復(fù)技術(shù)消除數(shù)據(jù)在傳輸過(guò)程中引入的抖動(dòng),其性能決定了整個(gè)串行傳輸系統(tǒng)的性能。 本文旨在對(duì)2.5Gbps高速低抖動(dòng)時(shí)鐘數(shù)據(jù)恢復(fù)電路的分析、設(shè)計(jì)和實(shí)現(xiàn)進(jìn)行研究,使其能夠集成在低成本、低功耗的CMOS工藝中。 本文在分析CDR環(huán)路動(dòng)態(tài)特性的基礎(chǔ)上,對(duì)其進(jìn)行了系統(tǒng)建模,并結(jié)合CDR性能指標(biāo)的要求詳細(xì)說(shuō)明了CDR環(huán)路參數(shù)及其具體器件參數(shù)的計(jì)算方法,由此確定了一套CDR的詳細(xì)設(shè)計(jì)流程。此外,本文還詳細(xì)研究高速數(shù)�；旌想娐返脑O(shè)計(jì)方法和版圖布局策略,并針對(duì)此CDR設(shè)計(jì)了專(zhuān)門(mén)的測(cè)試芯片,并研究了高速模擬電路的測(cè)試方法。 在電路設(shè)計(jì)過(guò)程中,針對(duì)傳統(tǒng)VCO頻率受限以及對(duì)電源噪聲敏感性高的缺點(diǎn),提出了一款改進(jìn)型的雙環(huán)高速低抖動(dòng)VCO電路結(jié)構(gòu);同時(shí)設(shè)計(jì)了一款高帶寬的電荷泵,該電路具有電流失配和電流過(guò)沖小,以及響應(yīng)速度快等優(yōu)點(diǎn);此外,為了彌補(bǔ)傳統(tǒng)CDR頻...

【文章頁(yè)數(shù)】：80 頁(yè)

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
ABSTRACT
第一章 引言
    1.1 課題研究背景
    1.2 相關(guān)研究工作
    1.3 課題主要工作及其研究成果
        1.3.1 課題主要工作
        1.3.2 課題研究成果
    1.4 論文組織
第二章 基于PLL 的CDR 結(jié)構(gòu)
    2.1 全速率與半速率結(jié)構(gòu)
    2.2 全速率無(wú)參考時(shí)鐘結(jié)構(gòu)
    2.3 全速率雙VCO 結(jié)構(gòu)
    2.4 全速率帶外部參考時(shí)鐘結(jié)構(gòu)
    2.5 全速率雙環(huán)單VCO 的CDR 結(jié)構(gòu)
    2.6 本章小結(jié)
第三章 CDR 系統(tǒng)建模及其性能指標(biāo)
    3.1 CDR 系統(tǒng)建模
    3.2 CDR 抖動(dòng)性能
    3.3 CDR 的環(huán)路參數(shù)
    3.4 本章小結(jié)
第四章 核心模塊電路設(shè)計(jì)
    4.1 振蕩器
        4.1.1 基本理論
        4.1.2 振蕩器設(shè)計(jì)策略
        4.1.3 振蕩器噪聲性能
    4.2 鑒相器
        4.2.1 線性鑒相器
        4.2.2 二進(jìn)制鑒相器
        4.2.3 改進(jìn)的線性鑒相器
    4.3 鑒頻器
    4.4 電荷泵
        4.4.1 電荷泵的非理想性
        4.4.2 電荷泵的電路設(shè)計(jì)
    4.5 初始化電路設(shè)計(jì)
    4.6 本章小結(jié)
第五章 測(cè)試芯片設(shè)計(jì)
    5.1 版圖設(shè)計(jì)技巧
    5.2 測(cè)試芯片設(shè)計(jì)
    5.3 全芯片模擬
    5.4 本章小結(jié)
第六章 結(jié)束語(yǔ)
    6.1 本文工作總結(jié)
    6.2 未來(lái)工作展望
致謝
參考文獻(xiàn)
作者在學(xué)期間取得的學(xué)術(shù)成果



本文編號(hào)：3807174