存儲器的性能在很多數(shù)字化系統(tǒng)中占據(jù)著重要的地位,是決定系統(tǒng)性能的關(guān)鍵之一。DDR SDRAM具有容量大、讀寫速度快、運行穩(wěn)定性強、技術(shù)成熟以及高性價比等優(yōu)點,得到了廣泛的應(yīng)用。因而對DDR SDRAM存儲控制器的研究具有重要的意義。 本文研究設(shè)計的DDR SDRAM控制器主要應(yīng)用于PXI高速虛擬數(shù)字示波器。由于該示波器對數(shù)據(jù)的存取速度有著很高的要求,讀寫速度要求達到2Gbyte/s。雖然DDR SDRAM可以進行高速數(shù)據(jù)的讀寫,但是由于本身時序及控制操作的復(fù)雜性,要想達到2Gbyte/s的讀寫速度,就對控制器的設(shè)計提出了更高的要求。傳統(tǒng)的DDR SDRAM控制器一般采用MCU,DSP實現(xiàn),由于它們本身集成的資源有限,對于設(shè)計復(fù)雜的數(shù)字系統(tǒng),實現(xiàn)高速存儲就會很困難。為了達到2Gbyte/s的讀寫速度,本文提出了新的控制器設(shè)計思想,即用FPGA對DDR SDRAM的四個BANK進行循環(huán)控制,同一時刻保證會有一個BANK是在存取數(shù)據(jù),通過對四片DDR SDRAM同時進行如上操作,進而達到2Gbyte/s的數(shù)據(jù)讀寫速率。 本文主要進行了如下工作,首先對DDR SDRAM控制器設(shè)計的基本理論和關(guān)...

【文章頁數(shù)】：61 頁

【學(xué)位級別】：碩士

【文章目錄】：
摘要
Abstract
第1章 緒論
    1.1 引言
    1.2 內(nèi)存的發(fā)展歷史
    1.3 DDR SDRAM 存儲控制器國內(nèi)外研究現(xiàn)狀
    1.4 課題研究的意義及應(yīng)用背景
    1.5 本文主要研究內(nèi)容
第2章 PXI 示波器DDR SDRAM 控制器設(shè)計基礎(chǔ)
    2.1 虛擬示波器
        2.1.1 虛擬儀器發(fā)展現(xiàn)狀及介紹
        2.1.2 虛擬示波器的技術(shù)指標
    2.2 DDR SDRAM 研究
        2.2.1 DDR SDRAM 的基本特點
        2.2.2 DDR SDRAM 的基本操作
    2.3 FPGA 及VHDL 語言
        2.3.1 FPGA 的基本組成
        2.3.2 FPGA 設(shè)計的基本流程
        2.3.3 硬件描述語言VHDL 的特點及基本結(jié)構(gòu)
        2.3.4 硬件描述語言的設(shè)計思想
    2.4 本章小結(jié)
第3章 DDR SDRAM 控制器關(guān)鍵技術(shù)及硬件實現(xiàn)
    3.1 引言
    3.2 DDR SDRAM 命令控制
    3.3 時鐘控制
        3.3.1 DDR SDRAM 時鐘控制
        3.3.2 DDR SDRAM 控制器時鐘控制
    3.4 刷新控制
        3.4.1 DDR SDRAM 內(nèi)部刷新電路
        3.4.2 DDR SDRAM 控制器刷新控制
    3.5 DDR SDRAM 控制器外圍硬件電路設(shè)計
        3.5.1 控制器數(shù)據(jù)輸入電路設(shè)計
        3.5.2 控制器時鐘輸入電路設(shè)計
        3.5.3 控制器電源電路設(shè)計
    3.6 DDR SDRAM 電路布局布線設(shè)計
        3.6.1 DDR SDRAM 印制電路板疊層設(shè)計
        3.6.2 DDR SDRAM 信號分組布線
    3.7 本章小結(jié)
第4章 DDR SDRAM 控制器設(shè)計
    4.1 DDR SDRAM 控制器設(shè)計框圖
    4.2 DDR SDRAM 控制器命令接口
    4.3 DDR SDRAM 控制器模塊化設(shè)計
        4.3.1 控制接口模塊
        4.3.2 數(shù)據(jù)通道模塊
        4.3.3 命令模塊
    4.4 DDR SDRAM 控制器狀態(tài)轉(zhuǎn)換機設(shè)計實現(xiàn)
        4.4.1 初始化狀態(tài)機實現(xiàn)
        4.4.2 連續(xù)讀寫狀態(tài)機實現(xiàn)
    4.5 本章小結(jié)
第5章 DDR SDRAM 控制器硬件電路仿真驗證
    5.1 引言
    5.2 開發(fā)及驗證工具
        5.2.1 QuartusII 開發(fā)平臺簡介
        5.2.2 功能及時序仿真及SignalTapII 邏輯仿真器
        5.2.3 硬件平臺下載配置設(shè)置
    5.3 仿真硬件平臺
    5.4 仿真結(jié)果及分析
    5.5 本章小結(jié)
結(jié)論
參考文獻
致謝



本文編號：3777854