發(fā)布時(shí)間：2023-03-27 20:33

　　隨著微處理器性能的不斷提升,嵌入式系統(tǒng)應(yīng)用范圍的不斷擴(kuò)大,日益增加的運(yùn)算量和復(fù)雜度已經(jīng)稱為當(dāng)前嵌入式設(shè)計(jì)的關(guān)鍵問題。在數(shù)字媒體、汽車電子、可移動(dòng)電視以及智能手機(jī)等領(lǐng)域,復(fù)雜多變的應(yīng)用需求使微處理器的運(yùn)算能力面臨著巨大的挑戰(zhàn)。當(dāng)前主要的加速機(jī)制包括多核處理器加速、專用集成電路(ASIC)加速、基于可配置處理器的定制指令加速、協(xié)處理器加速(如FPGA/DSP等)等。分析和研究各種加速機(jī)制的優(yōu)缺點(diǎn),為嵌入式系統(tǒng)加速機(jī)制的發(fā)展方向做一個(gè)有益的探索是本論文的寫作目的。 本學(xué)位論文圍繞定制指令加速和協(xié)處理器加速兩種機(jī)制的實(shí)現(xiàn)和驗(yàn)證工作展開研究,重點(diǎn)研究了可配置處理器的設(shè)計(jì)方法學(xué),定制指令和協(xié)處理器的設(shè)計(jì)方法,兩種加速機(jī)制的設(shè)計(jì)實(shí)現(xiàn)和加速性能比較,以及以處理器為中心的SOC驗(yàn)證方法等。? 本論文的主要研究工作和創(chuàng)新點(diǎn)包括: (1)與項(xiàng)目組成員合作完成了“H.264視頻解碼芯片-VF1000”項(xiàng)目的設(shè)計(jì)和驗(yàn)證工作,負(fù)責(zé)可配置處理器的生成和定制指令的設(shè)計(jì)實(shí)現(xiàn)工作�；诙鄠�(gè)可配置處理器核和硬件加速模塊的SOC架構(gòu),實(shí)現(xiàn)了VGA分辨率30fps解碼速度的視頻編解碼系統(tǒng),成功地在多普達(dá)手機(jī)和惠普個(gè)人數(shù)字助理(...

【文章頁數(shù)】：118 頁

【學(xué)位級(jí)別】：博士

【文章目錄】：
摘要
Abstract
第1章 緒論
    1.1 可配置處理器和定制指令概述
        1.1.1 可配置處理器的研究現(xiàn)狀
        1.1.2 定制指令描述方法分類
        1.1.3 定制指令加速的技術(shù)優(yōu)勢(shì)分析
    1.2 協(xié)處理器相關(guān)研究
        1.2.1 協(xié)處理器概述
        1.2.2 協(xié)處理器加速的技術(shù)優(yōu)勢(shì)分析
    1.3 功能驗(yàn)證的關(guān)鍵技術(shù)
    1.4 本論文主要工作
    1.5 本文結(jié)構(gòu)安排
第2章 可配置處理器及定制指令設(shè)計(jì)技術(shù)
    2.1 可配置處理器介紹
        2.1.1 微處理器的發(fā)展
        2.1.2 可配置處理器的特點(diǎn)
    2.2 系統(tǒng)級(jí)的SOC 設(shè)計(jì)方法學(xué)
        2.2.1 主要的設(shè)計(jì)方法
        2.2.2 可配置處理器對(duì)設(shè)計(jì)方法學(xué)的新要求
    2.3 可配置處理器架構(gòu)
        2.3.1 可配置處理器基本架構(gòu)
        2.3.2 ARC 處理器架構(gòu)
    2.4 處理器的配置和生成
    2.5 定制指令的設(shè)計(jì)和實(shí)現(xiàn)
        2.5.1 定制指令的生成算法
        2.5.2 ARC 的定制指令設(shè)計(jì)流程
    2.6 定制指令加速的應(yīng)用
    2.7 小結(jié)
第3章 定制指令加速視頻編解碼技術(shù)研究
    3.1 H.264 變換和量化算法
        3.1.1 H.264 概述
        3.1.2 整數(shù)變換算法
        3.1.3 量化算法
    3.2 定制指令實(shí)現(xiàn)
        3.2.1 變換算法實(shí)現(xiàn)
        3.2.2 量化算法實(shí)現(xiàn)
        3.2.3 優(yōu)化方法
    3.3 驗(yàn)證及分析
        3.3.1 驗(yàn)證挑戰(zhàn)
        3.3.2 驗(yàn)證環(huán)境設(shè)計(jì)
        3.3.3 驗(yàn)證流程
        3.3.4 性能分析
    3.4 小結(jié)
第4章 協(xié)處理器設(shè)計(jì)及實(shí)現(xiàn)研究
    4.1 浮點(diǎn)協(xié)處理器組成
        4.1.1 浮點(diǎn)協(xié)處理器概述
        4.1.2 譯碼單元
        4.1.3 發(fā)射單元
        4.1.4 Load/Store 流水線
        4.1.5 乘加流水線
        4.1.6 除法開方流水線
        4.1.7 協(xié)處理器接口
    4.2 協(xié)處理器的系統(tǒng)建模
        4.2.1 系統(tǒng)建模語言
        4.2.2 協(xié)處理器系統(tǒng)模型設(shè)計(jì)
    4.3 浮點(diǎn)協(xié)處理器結(jié)構(gòu)實(shí)現(xiàn)
        4.3.1 協(xié)處理器譯碼單元實(shí)現(xiàn)
        4.3.2 協(xié)處理器發(fā)射單元實(shí)現(xiàn)
        4.3.3 協(xié)處理器乘累加流水線實(shí)現(xiàn)
        4.3.4 協(xié)處理器除法開方流水線實(shí)現(xiàn)
        4.3.5 協(xié)處理器Load/Store 流水線實(shí)現(xiàn)
        4.3.6 設(shè)計(jì)實(shí)現(xiàn)的優(yōu)化技術(shù)
    4.4 小結(jié)
第5章 協(xié)處理器的功能驗(yàn)證研究
    5.1 驗(yàn)證平臺(tái)設(shè)計(jì)
    5.2 驗(yàn)證IP 設(shè)計(jì)
        5.2.1 驗(yàn)證IP 概述
        5.2.2 協(xié)處理器驗(yàn)證的VIP 設(shè)計(jì)
        5.2.3 ARM VIP 實(shí)現(xiàn)
    5.3 覆蓋率驅(qū)動(dòng)的驗(yàn)證方法
        5.3.1 代碼覆蓋率
        5.3.2 功能覆蓋率
        5.3.3 覆蓋率驅(qū)動(dòng)的驗(yàn)證方法
    5.4 協(xié)處理器驗(yàn)證及實(shí)現(xiàn)
        5.4.1 協(xié)處理器驗(yàn)證流程
        5.4.2 軟硬件協(xié)同驗(yàn)證
    5.5 小結(jié)
第6章 結(jié)束語
參考文獻(xiàn)
附錄 H.264 測(cè)試碼流詳細(xì)屬性
在讀期間發(fā)表的學(xué)術(shù)論文與取得的研究成果
致謝



本文編號(hào)：3772806