近年來(lái)隨著集成電路產(chǎn)業(yè)不斷發(fā)展壯大,電子設(shè)備更新迭代速度激增,存儲(chǔ)器技術(shù)的發(fā)展也是突飛猛進(jìn)。在Intel Celeron系列和AMD K6處理器以及相關(guān)的主板芯片組被推出后,擴(kuò)展數(shù)據(jù)輸出內(nèi)存(Extended Data Out Dynamic Random Access Memory,EDO DRAM)性能無(wú)法與處理器匹配,處理器需要更高標(biāo)準(zhǔn)的內(nèi)存來(lái)滿足其需求,由此存儲(chǔ)器技術(shù)進(jìn)入同步動(dòng)態(tài)隨機(jī)存取內(nèi)存(Synchronous Dynamic Random Access Memory,SDRAM)階段。隨著存儲(chǔ)器技術(shù)水平的不斷提高,對(duì)其內(nèi)存接口的要求也越來(lái)越高,需要設(shè)計(jì)出與其功能匹配、性能更優(yōu)的雙倍速率(Double Data Rate,DDR)內(nèi)存接口電路。本文設(shè)計(jì)了一款兼容DDR3和DDR4存儲(chǔ)器標(biāo)準(zhǔn)的接口電路。首先概括了存儲(chǔ)器以及存儲(chǔ)器接口的發(fā)展史,闡述了國(guó)內(nèi)外對(duì)于接口電路的研究現(xiàn)狀;其次介紹了接口電路基本理論,對(duì)文中用到的DDR3接口標(biāo)準(zhǔn),短截線串聯(lián)端接邏輯(Stub Series Termination Logic,SSTL)和DDR4接口標(biāo)準(zhǔn),“偽開(kāi)漏”(Pseudo Open...

【文章頁(yè)數(shù)】：83 頁(yè)

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
abstract
引言
    0.1 DDR SDRAM接口概述
    0.2 DDR SDRAM接口國(guó)內(nèi)外研究現(xiàn)狀
    0.3 論文組織結(jié)構(gòu)
第1章 DDR存儲(chǔ)器基本理論
    1.1 DDR SDRAM簡(jiǎn)介
    1.2 接口電路信號(hào)傳輸和噪聲分析
第2章 SSTL接口電路標(biāo)準(zhǔn)與POD接口電路標(biāo)準(zhǔn)
    2.1 SSTL接口電路標(biāo)準(zhǔn)
    2.2 POD12 電平標(biāo)準(zhǔn)
    2.3 ODT阻抗匹配技術(shù)
    2.4 OCD阻抗匹配技術(shù)
第3章 支持兼容DDR3和DDR4 接口標(biāo)準(zhǔn)的高精度輸出阻抗/片內(nèi)終端阻抗匹配校準(zhǔn)技術(shù)
    3.1 阻抗校準(zhǔn)方案設(shè)計(jì)
        3.1.1 ODT阻抗校準(zhǔn)
        3.1.2 輸出阻抗校準(zhǔn)
    3.2 基準(zhǔn)電壓產(chǎn)生電路
    3.3 ZQ校準(zhǔn)模塊獲取校準(zhǔn)碼的仿真
        3.3.1 DDR3 模式
        3.3.2 DDR4 模式
    3.4 總結(jié)
第4章 輸入I/O電路設(shè)計(jì)
    4.1 輸入接收器電路設(shè)計(jì)
        4.1.1 DDR3 輸入接收器
        4.1.2 DDR4 輸入接收器
    4.2 ODT電路設(shè)計(jì)
    4.3 輸入I/O電路仿真
        4.3.1 DDR3 模式
        4.3.2 DDR4 模式
    4.4 總結(jié)
第5章 輸出I/O電路設(shè)計(jì)
    5.1 電平轉(zhuǎn)換電路
        5.1.1 占空比調(diào)節(jié)電路
        5.1.2 快速響應(yīng)電路
    5.2 輸出緩沖器
    5.3 輸出阻抗匹配
    5.4 輸出I/O電路仿真
        5.4.1 DDR3 模式
        5.4.2 DDR4 模式
    5.5 總結(jié)
第6章 總結(jié)與展望
    6.1 結(jié)論
    6.2 進(jìn)一步工作的方向
致謝
參考文獻(xiàn)
攻讀學(xué)位期間發(fā)表的學(xué)術(shù)論文及參加科研情況



本文編號(hào)：3768985