為了提高ARM7嵌入式處理器的系統(tǒng)效率和擴(kuò)大其應(yīng)用范圍,本文首先對ARM7體系結(jié)構(gòu)及指令系統(tǒng)進(jìn)行了認(rèn)真的分析和研究,提出將哈佛結(jié)構(gòu)應(yīng)用于ARM7體系中,達(dá)到數(shù)據(jù)總線與指令總線相分離的目的,使指令流水與數(shù)據(jù)流水在保證空間并行性的前提下實(shí)現(xiàn)時間并行性。然后對ARM核心模塊中的ARM中斷向量表和微程序控制器進(jìn)行深入研究,提出可控ARM異常表和可重構(gòu)系統(tǒng)指令集的微程序控制器。最后,采用自頂向下的設(shè)計(jì)方法和Verilog硬件描述語言,按照面向FPGA的EDA開發(fā)方式,在Xilinx ISE9.1 i集成環(huán)境下實(shí)現(xiàn)可控ARM異常表、指令譯碼器和可重構(gòu)系統(tǒng)指令集的微程序控制器電路模塊,并通過ModelSim XE III 6.2c對所設(shè)計(jì)的模塊進(jìn)行功能仿真驗(yàn)證。ARM異常表是進(jìn)行ARM嵌入式開發(fā)的關(guān)鍵,由傳統(tǒng)的ARM中斷向量表優(yōu)化而來,優(yōu)化策略包括以下兩方面:一方面,將二級映射關(guān)系的ARM中斷向量表改進(jìn)為三級樹型關(guān)系的可控ARM異常表,并通過三級樹型結(jié)構(gòu)表示ARM異常表和各類異常的處理路徑,提高了ARM異常的處理效率。并且通過改變異常處理分支,實(shí)現(xiàn)了異常表的可控制性。另一方面,通過將異常仲裁電路集成...

【文章頁數(shù)】：57 頁

【學(xué)位級別】：碩士

【文章目錄】：
摘要
Abstract
1 緒論
    1.1 論文的研究背景
    1.2 論文研究的主要內(nèi)容
    1.3 論文的研究目的和意義
    1.4 論文的組織結(jié)構(gòu)
2 EDA 相關(guān)技術(shù)概述
    2.1 EDA 技術(shù)
    2.2 EDA 開發(fā)板Spartan-3E
    2.3 Verilog 硬件語言
        2.3.1 Verilog HDL 的主要能力
        2.3.2 Verilog HDL 設(shè)計(jì)方法
    2.4 EDA 開發(fā)工具ISE 9.1i
        2.4.1 ISE 9.1i 軟件設(shè)計(jì)流程
        2.4.2 ISE9.1i 軟件工程管理器
3 可控ARM 異常表的研究與實(shí)現(xiàn)
    3.1 可控ARM 異常表分析
        3.1.1 可控ARM 異常表管理機(jī)制
        3.1.2 可控ARM 異常表的設(shè)計(jì)思路
    3.2 可控ARM 異常表的實(shí)現(xiàn)
    3.3 可控ARM 異常表的仿真驗(yàn)證
        3.3.1 仿真驗(yàn)證的方法
        3.3.2 可控ARM 異常表的仿真結(jié)果
4 微程序控制器的研究與實(shí)現(xiàn)
    4.1 ARM 體系結(jié)構(gòu)簡介
    4.2 指令譯碼器
    4.3 微程序控制器的模塊劃分
    4.4 微程序控制器的實(shí)現(xiàn)
        4.4.1 微程序控制器的實(shí)現(xiàn)思路
        4.4.2 微程序控制器的具體實(shí)現(xiàn)
    4.5 微程序控制器的仿真驗(yàn)證
        4.5.1 各功能指令操作碼序列仿真結(jié)果
        4.5.2 全指令操作碼仿真結(jié)果
5 結(jié)論
參考文獻(xiàn)
致謝
攻讀學(xué)位期間取得的科研成果清單



本文編號：3757355