本文關(guān)鍵詞：基-4FFT處理器的設(shè)計與物理實現(xiàn)，由筆耕文化傳播整理發(fā)布。

【摘要】：本論文課題是以國家部委某DSP關(guān)鍵IP核研究項目為基礎(chǔ)展開的，主要完成雷達信號處理器中的FFT處理模塊的VLSI設(shè)計和物理實現(xiàn)。本文在研究各種FFT算法的基礎(chǔ)上，選擇按時間抽取的基-4算法作為處理器的實現(xiàn)算法，數(shù)據(jù)采用16位定點數(shù)格式順序輸入；并提出了一種基于存儲器方式的流水線結(jié)構(gòu)FFT硬件實現(xiàn)方法，硬件結(jié)構(gòu)為5級流水線結(jié)構(gòu)設(shè)計，數(shù)據(jù)位寬逐級擴展。硬件設(shè)計包含存儲單元、蝶形運算單元、復數(shù)乘法器、地址產(chǎn)生及控制單元、旋轉(zhuǎn)因子ROM和倒位序模塊等多個子模塊。 設(shè)計采用數(shù)據(jù)位寬逐級擴展的方式，在同樣運算量和復雜度條件下，DIT較DIF可以節(jié)省一定存儲空間。存儲單元的設(shè)計中將數(shù)據(jù)實部和虛部拼接存儲，進一步減小存儲單元面積。采用基于存儲器方式的流水線結(jié)構(gòu)硬件設(shè)計，每級僅包含一個蝶形運算模塊和復數(shù)乘法器，改進的復數(shù)乘法器設(shè)計進一步減少硬件資源的消耗，具有面向高速、大容量數(shù)據(jù)流的實時處理能力。硬件流水級劃分不同于算法流水級劃分的設(shè)計，方便設(shè)計向其他點數(shù)擴展。旋轉(zhuǎn)因子乘以214后以16位定點整數(shù)格式存儲在ROM中。 通過Modelsim和Matlab相結(jié)合的辦法，分別采用正弦信號、掃頻正弦信號和線性調(diào)頻信號驗證了電路功能的正確性，誤差的量級為10-3。利用DC綜合工具對FFT處理器進行了邏輯綜合。處理器可工作在200MHz頻率下。在初始狀態(tài)下完成1024點的FFT運算，從輸入第一個數(shù)據(jù)到輸出最后一個計算結(jié)果需要3092個時鐘周期，200MHz頻率下所需時間為15.46μs；在正常流水工作狀態(tài)下完成一個1024點FFT運算需要1024個時鐘周期，所需時間為5.12μs。 在SMIC CMOS0.13um標準工藝庫下，采用SoC Encounter工具完成了物理實現(xiàn)。采用展平式物理設(shè)計方法，流水級宏模塊按照數(shù)據(jù)流圖的順序進行放置，級內(nèi)采用就近原則放置。先采用時序驅(qū)動自動布局，然后執(zhí)行幾次時序和擁塞兼顧的布局優(yōu)化操作。采用插入天線二極管和跳層布線的方法來修復深亞微米尺寸下的天線問題。處理器核的功耗值為536mW，核面積為8208000μm2。
【關(guān)鍵詞】：基-4 蝶形運算 流水線 FFT
【學位授予單位】：西安電子科技大學
【學位級別】：碩士
【學位授予年份】：2014
【分類號】：TP332
【目錄】：

• 摘要5-6
• Abstract6-9
• 第一章 緒論9-15
• 1.1 論文選題背景及意義9
• 1.2 FFT 算法研究現(xiàn)狀9-10
• 1.3 FFT 處理器的研究現(xiàn)狀10-11
• 1.4 論文主要工作及章節(jié)安排11-15
• 1.4.1 設(shè)計目標11-12
• 1.4.2 主要工作12
• 1.4.3 章節(jié)安排12-15
• 第二章 FFT 算法原理15-29
• 2.1 離散傅里葉變換15-16
• 2.2 快速傅里葉變換16-24
• 2.2.1 快速傅里葉變換原理16-17
• 2.2.2 基-2DIT 算法(庫利-圖基算法)17-20
• 2.2.3 基-4DIT 算法20-24
• 2.3 FFT 算法的特點24-26
• 2.3.1 原位運算24
• 2.3.2 倒位序規(guī)律24-25
• 2.3.3 按時間抽取和按頻率抽取25-26
• 2.4 FFT 硬件結(jié)構(gòu)實現(xiàn)方法研究26-28
• 2.4.1 順序結(jié)構(gòu)26-27
• 2.4.2 級聯(lián)結(jié)構(gòu)27
• 2.4.3 并行結(jié)構(gòu)27
• 2.4.4 陣列結(jié)構(gòu)27-28
• 2.5 本章小結(jié)28-29
• 第三章 FFT 處理器的設(shè)計與實現(xiàn)29-47
• 3.1 算法設(shè)計及接口定義29-31
• 3.1.1 算法設(shè)計29
• 3.1.2 接口定義29-31
• 3.2 系統(tǒng)硬件結(jié)構(gòu)總體設(shè)計方案31-36
• 3.2.1 流水線工作方式實現(xiàn)方案31-34
• 3.2.2 各級流水線單元設(shè)計34-36
• 3.3 FFT 處理器的單元模塊設(shè)計及優(yōu)化36-46
• 3.3.1 數(shù)據(jù)格式36-37
• 3.3.2 存儲單元設(shè)計37-40
• 3.3.3 蝶形運算模塊設(shè)計40-41
• 3.3.4 復數(shù)乘法單元設(shè)計41-43
• 3.3.5 旋轉(zhuǎn)因子存儲 ROM 的設(shè)計43-44
• 3.3.6 地址產(chǎn)生和控制模塊設(shè)計44-45
• 3.3.7 倒位序輸出模塊設(shè)計45-46
• 3.4 本章小結(jié)46-47
• 第四章 FFT 的仿真驗證與性能評估47-57
• 4.1 FFT 電路的仿真驗證47-50
• 4.1.1 正弦信號的仿真47-48
• 4.1.2 掃頻正弦信號的仿真48-49
• 4.1.3 線性調(diào)頻信號仿真49-50
• 4.2 FFT 電路的性能評估50-55
• 4.2.1 IP 替換50-51
• 4.2.2 設(shè)置庫文件51-52
• 4.2.3 設(shè)置約束52-53
• 4.2.4 綜合結(jié)果53-55
• 4.3 本章小結(jié)55-57
• 第五章 基于標準單元的 FFT 處理器物理實現(xiàn)57-69
• 5.1 設(shè)計流程和文件準備57-58
• 5.2 布圖規(guī)劃58-62
• 5.3 布局62-63
• 5.4 時鐘樹綜合63-65
• 5.5 布線65-67
• 5.6 物理驗證67
• 5.7 本章小結(jié)67-69
• 第六章 總結(jié)與展望69-71
• 致謝71-73
• 參考文獻73-77
• 研究成果77-78

【參考文獻】

中國期刊全文數(shù)據(jù)庫 前5條

1 高振斌,陳禾,韓月秋;可變2~n點流水線FFT處理器的設(shè)計與實現(xiàn)[J];北京理工大學學報;2005年03期

2 趙敏玲;葛立敏;李文輝;;基于FPGA的塊浮點FFT的實現(xiàn)[J];蘭州理工大學學報;2009年04期

3 吳彪;陳娟;;雷達信號處理MTI/MTD的性能分析和仿真研究[J];航天電子對抗;2006年03期

4 宋瑋;李如瑋;代棟敏;;基于FPGA的基8-FFT處理器設(shè)計[J];科技導報;2010年16期

5 周亞飛;趙修斌;鄒鯤;;FFT-MTD濾波器組優(yōu)化設(shè)計與仿真[J];現(xiàn)代防御技術(shù);2011年02期

  本文關(guān)鍵詞：基-4FFT處理器的設(shè)計與物理實現(xiàn)，由筆耕文化傳播整理發(fā)布。

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本文編號：375200