發(fā)布時間：2017-05-18 00:02

  本文關鍵詞：DDR控制器三級仲裁的設計與驗證，由筆耕文化傳播整理發(fā)布。

【摘要】：隨著工藝尺寸不斷減小及電子產品向多功能發(fā)展,SoC的規(guī)模持續(xù)增大。規(guī)模的擴大意味著有更多的業(yè)務模塊對DDR進行讀寫訪問,這就帶來一個DDR帶寬分配的問題。對于一個給定的DDR,其最大的帶寬是一定的,如何達到DDR最大帶寬及如何在有限帶寬下合理分配帶寬已成為影響整個SoC性能的關鍵因素之一。本文是在某型號顯示芯片的架構下設計了DDR控制器三級仲裁電路。第一級仲裁電路,針對一個模塊同時發(fā)出讀寫操作,提出并設計了先到先授權,同時到讀授權的電路,電路同時對授權的操作請求附上QoS屬性,包括優(yōu)先級等參數;第二級仲裁電路,針對多個模塊同時訪問DDR資源的情況,提出并設計了以動態(tài)流量限制為基礎的授權電路,既能保證每個模塊能在一定時間內得到DDR響應,也能確保優(yōu)先級高的模塊得到快速響應;第三級仲裁電路,針對命令緩沖器里多條命令請求爭用DDR的情況,提出并采用了以時限機制、效率優(yōu)先機制、優(yōu)先級調整機制等相結合的方法,既保障了優(yōu)先級高的命令快速訪問DDR,也盡可能最大化利用DDR帶寬,同時也確保了優(yōu)先級低的命令也能得到響應。本文的EDA驗證平臺是基于VMM驗證方法使用system verilog驗證語言進行搭建的,在這基礎上,根據設計要點列出各功能驗證點,創(chuàng)建測試用例、進行驗證仿真并對仿真結果進行分析。從驗證的結果上來看,設計達到預期的目標,能很好的調節(jié)業(yè)務模塊對DDR的訪問。
【關鍵詞】：SoC DDR 帶寬 三級仲裁
【學位授予單位】：西安電子科技大學
【學位級別】：碩士
【學位授予年份】：2014
【分類號】：TP333
【目錄】：

• 摘要5-6
• ABSTRACT6-10
• 縮略語對照表10-13
• 第一章 緒論13-17
• 1.1 課題研究背景13-14
• 1.1.1 存儲控制器13-14
• 1.1.2 存儲器14
• 1.2 課題研究意義14-15
• 1.3 論文主要工作及結構安排15-17
• 第二章 DDR控制器總體概述17-29
• 2.1 AMBA AXI總線協(xié)議簡介17-19
• 2.1.1 AXI協(xié)議特點17-18
• 2.1.2 AXI總線基本數據傳輸18-19
• 2.2 DDR控制器結構圖19-23
• 2.2.1 AXI接口電路20-21
• 2.2.2 DMC電路21-23
• 2.3 DDR SDRAM簡介23-25
• 2.3.1 DRAM存儲原理23-24
• 2.3.2 DDR3 SDRAM簡介24-25
• 2.4 DDR控制器的某些仲裁算法25-27
• 2.4.1 固定優(yōu)先級算法25-26
• 2.4.2 優(yōu)先級輪轉算法26
• 2.4.3 時間片輪轉算法26-27
• 2.5 本章小結27-29
• 第三章 三級仲裁電路的設計29-55
• 3.1 第一級仲裁模塊30-35
• 3.1.1 功能描述30
• 3.1.2 實現機制30-33
• 3.1.3 端口信號描述33-34
• 3.1.4 時序描述34-35
• 3.2 第二級仲裁電路35-42
• 3.2.1 命令統(tǒng)計模塊設計36-38
• 3.2.2 端口流量統(tǒng)計及仲裁模塊設計38-42
• 3.3 第三級仲裁電路42-53
• 3.3.1 cmdqueue模塊43-47
• 3.3.2 ddrexec狀態(tài)執(zhí)行機模塊設計47-51
• 3.3.3 cmdalloctor模塊設計51-53
• 3.4 本章小結53-55
• 第四章 DDRC三級仲裁電路的功能驗證與分析55-71
• 4.1 驗證環(huán)境與平臺設計55-57
• 4.1.1 驗證策略55-56
• 4.1.2 驗證語言和驗證方法學56-57
• 4.2 DDR控制器測試平臺實現57-58
• 4.3 DDR控制器三級仲裁的功能驗證58-68
• 4.3.1 功能驗證點分析59
• 4.3.2 驗證結果分析59-68
• 4.4 FPGA原型驗證68-69
• 4.5 本章小結69-71
• 第五章 總結與展望71-73
• 5.1 工作總結71
• 5.2 技術展望71-73
• 參考文獻73-75
• 致謝75-77
• 作者簡介77-78

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