本文關(guān)鍵詞：基于閃存陣列的數(shù)據(jù)匯集系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)，由筆耕文化傳播整理發(fā)布。

【摘要】：隨著數(shù)字化、網(wǎng)絡(luò)化以及大數(shù)據(jù)的推廣，存儲(chǔ)測(cè)試也朝著大容量、多通道、多接口形式以及分布式的方向發(fā)展。為此本課題設(shè)計(jì)了基于閃存陣列的數(shù)據(jù)匯集系統(tǒng)，并提出系統(tǒng)設(shè)計(jì)方案。系統(tǒng)包含兩部分，分別是負(fù)責(zé)存儲(chǔ)的NAND FLASH陣列和對(duì)多路數(shù)據(jù)進(jìn)行接收、編幀和發(fā)送的系統(tǒng)。 NAND FLASH陣列的規(guī)模為4×4，采用位擴(kuò)展技術(shù)進(jìn)行構(gòu)建；采用DMA技術(shù)和分時(shí)加載的方式可以將其存儲(chǔ)速度提高到64MB/S，同時(shí)針對(duì)FLASH的無(wú)效塊管理問(wèn)題，選擇了控制邏輯易實(shí)現(xiàn)的全相關(guān)的管理方法。在此基礎(chǔ)之上，介紹了采用SOPC技術(shù)實(shí)現(xiàn)的存儲(chǔ)陣列的內(nèi)部框圖以及對(duì)系統(tǒng)的控制的軟件流程圖。 數(shù)據(jù)匯集系統(tǒng)則主要由數(shù)據(jù)接收模塊，數(shù)據(jù)緩存FIFO，F(xiàn)IFO讀寫(xiě)控制單元，編幀單元，長(zhǎng)線傳輸單元組成。數(shù)據(jù)接收模塊完成多通道、多接口形式數(shù)據(jù)的接收，在FIFO讀寫(xiě)控制單元的控制下，F(xiàn)IFO將數(shù)據(jù)進(jìn)行緩存；編幀單元?jiǎng)t是將緩存的數(shù)據(jù)有序地、準(zhǔn)確地取出，并對(duì)這些數(shù)據(jù)進(jìn)行編幀處理，，提高數(shù)據(jù)接收的可靠性；編幀后的數(shù)據(jù)通過(guò)長(zhǎng)線傳輸單元以LVDS的形式傳輸至存儲(chǔ)陣列，數(shù)據(jù)傳輸速度可達(dá)300Mbps。本課題利用VHDL對(duì)各個(gè)模塊進(jìn)行設(shè)計(jì)，綜合后通過(guò)Modelsim對(duì)其仿真，從仿真結(jié)果來(lái)看，各模塊實(shí)現(xiàn)了相應(yīng)的功能，滿足系統(tǒng)的要求。 最后用上位機(jī)對(duì)系統(tǒng)進(jìn)行了連調(diào)測(cè)試，將其通過(guò)數(shù)據(jù)分析，證明系統(tǒng)的達(dá)到了指標(biāo)要求，數(shù)據(jù)沒(méi)有丟失，驗(yàn)證了系統(tǒng)的可行性。
【關(guān)鍵詞】：存儲(chǔ)陣列 數(shù)據(jù)匯集 編幀 VHDL 無(wú)效塊管理
【學(xué)位授予單位】：中北大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2014
【分類號(hào)】：TP333
【目錄】：

• 摘要4-5
• ABSTRACT5-9
• 第一章 緒論9-15
• 1.1 課題研究背景及意義9
• 1.2 國(guó)內(nèi)外研究現(xiàn)狀及發(fā)展趨勢(shì)9-13
• 1.2.1 國(guó)外發(fā)展現(xiàn)狀10-13
• 1.2.2 國(guó)內(nèi)研究現(xiàn)狀13
• 1.3 論文主要研究?jī)?nèi)容及章節(jié)安排13-15
• 第二章 NAND FLASH 陣列的構(gòu)建15-24
• 2.1 存儲(chǔ)陣列的設(shè)計(jì)15-20
• 2.1.1 存儲(chǔ)陣列的構(gòu)建15-16
• 2.1.2 存儲(chǔ)速度的提升16-19
• 2.1.3 存儲(chǔ)陣列的無(wú)效塊管理19-20
• 2.2 FLASH 陣列主控系統(tǒng)設(shè)計(jì)20-23
• 2.2.1 用戶邏輯設(shè)計(jì)21-22
• 2.2.2 軟件程序設(shè)計(jì)22-23
• 2.3 存儲(chǔ)陣列數(shù)據(jù)接收端口23
• 2.4 本章小結(jié)23-24
• 第三章 數(shù)據(jù)匯集器的設(shè)計(jì)與實(shí)現(xiàn)24-49
• 3.1 數(shù)據(jù)匯集器方案設(shè)計(jì)24-25
• 3.2 數(shù)據(jù)匯集器的硬件框架25-26
• 3.3 數(shù)據(jù)接收模塊的設(shè)計(jì)26-30
• 3.3.1 NRF24L01 簡(jiǎn)介26-27
• 3.3.2 無(wú)線數(shù)據(jù)接收的設(shè)計(jì)與實(shí)現(xiàn)27-30
• 3.4 數(shù)據(jù) FIFO 的設(shè)計(jì)與控制30-33
• 3.4.1 數(shù)據(jù) FIFO 的設(shè)計(jì)30-31
• 3.4.2 FIFO 讀寫(xiě)控制模塊的設(shè)計(jì)31-33
• 3.5 編幀單元的設(shè)計(jì)33-41
• 3.5.1 仲裁器設(shè)計(jì)33-35
• 3.5.2 總線變換模塊的設(shè)計(jì)35-36
• 3.5.3 幀生成單元設(shè)計(jì)36-39
• 3.5.4 控制單元的設(shè)計(jì)39-41
• 3.6 長(zhǎng)線傳輸模塊設(shè)計(jì)41-48
• 3.6.1 LVDS 通信技術(shù)簡(jiǎn)介41-43
• 3.6.2 FPGA 中 LVDS 的實(shí)現(xiàn)43-45
• 3.6.3 長(zhǎng)線傳輸模塊設(shè)計(jì)45-48
• 3.7 本章小結(jié)48-49
• 第四章 分布式測(cè)試系統(tǒng)的構(gòu)建49-54
• 4.1 分布式測(cè)試系統(tǒng)的基本理論49-51
• 4.2 基于數(shù)據(jù)匯集器的分布式測(cè)試系統(tǒng)的構(gòu)建51-53
• 4.3 本章小結(jié)53-54
• 第五章 系統(tǒng)測(cè)試結(jié)果與分析54-59
• 5.1 PC 機(jī)端上位機(jī)應(yīng)用功能54-55
• 5.2 存儲(chǔ)器數(shù)據(jù)管理分析55-57
• 5.3 測(cè)試數(shù)據(jù)分析57-59
• 5.3.1 數(shù)據(jù)存儲(chǔ)速度分析57
• 5.3.2 數(shù)據(jù)準(zhǔn)確性分析57-59
• 第六章 結(jié)束語(yǔ)59-61
• 本文所做工作情況及創(chuàng)新點(diǎn)59-60
• 存在的問(wèn)題與展望60-61
• 參考文獻(xiàn)61-65
• 攻讀碩士期間發(fā)表的論文65-66
• 致謝66-67

【參考文獻(xiàn)】

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  本文關(guān)鍵詞：基于閃存陣列的數(shù)據(jù)匯集系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)，由筆耕文化傳播整理發(fā)布。

本文編號(hào)：374307