近年來,網(wǎng)絡(luò)環(huán)境的發(fā)展呈現(xiàn)兩個(gè)趨勢(shì):高帶寬和綜合化,應(yīng)用于網(wǎng)絡(luò)環(huán)境的多核包處理器提供高速的數(shù)據(jù)包分組、處理和轉(zhuǎn)發(fā)能力,同時(shí)具有可編程的靈活性,滿足了當(dāng)前網(wǎng)絡(luò)發(fā)展的需求。 多核包處理器的總線接口是影響網(wǎng)絡(luò)高效傳輸?shù)闹匾蛩�。本文以多核包處理器研究為背�?研究了多核包處理器與外部網(wǎng)絡(luò)鏈路層設(shè)備進(jìn)行數(shù)據(jù)通信的結(jié)構(gòu)和機(jī)制,設(shè)計(jì)了一種控制多核包處理器與網(wǎng)絡(luò)鏈路層設(shè)備進(jìn)行通信的數(shù)據(jù)控制總線。該數(shù)據(jù)控制總線能夠在32bit全雙工和64bit半雙工的工作模式下,輪詢采集鏈路層設(shè)備的狀態(tài)標(biāo)志,并通知多核包處理器讀取已采集到的狀態(tài)標(biāo)志。同時(shí),該數(shù)據(jù)控制總線能夠?qū)︽溌穼釉O(shè)備進(jìn)行流量控制。 本文完成了數(shù)據(jù)控制總線RTL設(shè)計(jì)和功能仿真,建立了該控制總線的參考模型和MAC設(shè)備IXF440的總線功能模型,制定了基于這兩個(gè)模型的驗(yàn)證方案,并完成了數(shù)據(jù)控制總線的功能驗(yàn)證。此外,對(duì)該控制總線RTL設(shè)計(jì)進(jìn)行了邏輯綜合,結(jié)果表明,該數(shù)據(jù)控制總線能夠工作在104MHz下,完成對(duì)外部最多7個(gè)MAC設(shè)備的數(shù)據(jù)通信的控制。最后,完成了對(duì)電路網(wǎng)表的形式驗(yàn)證和功能仿真,該網(wǎng)表與RTL設(shè)計(jì)功能一致,滿足課題需求。 

【文章頁(yè)數(shù)】：90 頁(yè)

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
Abstract
第一章 緒論
    1.1 課題研究背景
    1.2 多核包處理器在網(wǎng)絡(luò)中的應(yīng)用
    1.3 典型多核包處理器系統(tǒng)結(jié)構(gòu)概述
    1.4 課題研究?jī)?nèi)容
    1.5 論文主要工作和章節(jié)安排
第二章 基于多核包處理器的網(wǎng)絡(luò)結(jié)構(gòu)和數(shù)據(jù)傳輸概述
    2.1 基于多核包處理器的網(wǎng)絡(luò)結(jié)構(gòu)概述
        2.1.1 網(wǎng)絡(luò)協(xié)議及網(wǎng)絡(luò)分層結(jié)構(gòu)
        2.1.2 基于多核包處理器的網(wǎng)絡(luò)路由結(jié)構(gòu)
    2.2 基于多核包處理器的網(wǎng)絡(luò)數(shù)據(jù)傳輸
        2.2.1 數(shù)據(jù)傳輸和數(shù)據(jù)傳輸控制的結(jié)構(gòu)
        2.2.2 數(shù)據(jù)傳輸和數(shù)據(jù)傳輸控制的機(jī)制
    2.3 多核包處理器數(shù)據(jù)控制總線的設(shè)計(jì)目標(biāo)
    2.4 本章小結(jié)
第三章 數(shù)據(jù)控制總線的設(shè)計(jì)和實(shí)現(xiàn)
    3.1 數(shù)據(jù)控制總線的總體設(shè)計(jì)
        3.1.1 數(shù)據(jù)控制總線總體設(shè)計(jì)思想
        3.1.2 數(shù)據(jù)控制總線總體結(jié)構(gòu)設(shè)計(jì)
    3.2 功能寄存器設(shè)計(jì)
        3.2.1 配置寄存器模塊的設(shè)計(jì)
        3.2.2 狀態(tài)標(biāo)志寄存器模塊的設(shè)計(jì)
    3.3 總線控制器模塊設(shè)計(jì)
        3.3.1 指令發(fā)送模塊設(shè)計(jì)
        3.3.2 控制調(diào)度器模塊設(shè)計(jì)
        3.3.3 狀態(tài)標(biāo)志寄存模塊設(shè)計(jì)
    3.4 數(shù)據(jù)控制總線端口描述及時(shí)序設(shè)計(jì)
        3.4.1 數(shù)據(jù)控制總線端口設(shè)計(jì)
        3.4.2 數(shù)據(jù)控制總線時(shí)序設(shè)計(jì)
    3.5 本章小結(jié)
第四章 數(shù)據(jù)控制總線的功能驗(yàn)證與邏輯綜合
    4.1 驗(yàn)證方法和驗(yàn)證平臺(tái)概述
        4.1.1 驗(yàn)證方法概述
        4.1.2 基于參考模型和BFM 的驗(yàn)證平臺(tái)概述
    4.2 基于參考模型的驗(yàn)證方案
    4.3 基于總線功能仿真模型（BFM）的驗(yàn)證方案
        4.3.1 IXF440 模型的建立
        4.3.2 驗(yàn)證平臺(tái)的搭建
    4.4 模塊仿真結(jié)果
        4.4.1 指令發(fā)送模塊功能仿真結(jié)果
        4.4.2 控制調(diào)度器模塊功能仿真結(jié)果
        4.4.3 狀態(tài)標(biāo)志寄存模塊功能仿真結(jié)果
    4.5 總體功能仿真和驗(yàn)證結(jié)果
        4.5.1 基于參考模型的驗(yàn)證結(jié)果
        4.5.2 基于BFM 的驗(yàn)證結(jié)果
    4.6 驗(yàn)證質(zhì)量評(píng)估
    4.7 邏輯綜合
    4.8 形式驗(yàn)證
    4.9 網(wǎng)表功能仿真
    4.10 本章小結(jié)
第五章 總結(jié)和展望
致謝
參考文獻(xiàn)
研究成果


【參考文獻(xiàn)】：
期刊論文
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碩士論文
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[2]網(wǎng)絡(luò)處理器高帶寬數(shù)據(jù)總線接口性能評(píng)估研究[D]. 鄭雋.西安電子科技大學(xué) 2009
[3]網(wǎng)絡(luò)處理器中IX總線的研究與設(shè)計(jì)[D]. 陳青.西安電子科技大學(xué) 2008
[4]時(shí)序電路的功能驗(yàn)證方法和技術(shù)研究[D]. 高秋紅.北京交通大學(xué) 2006



本文編號(hào)：3716970