YHFT-DX是一款基于超長指令字的高性能定點數(shù)字信號處理器,內(nèi)核的設計目標要達到主頻600MHz,峰值速度4800MIPS。為了解決存儲墻問題,片內(nèi)緩存采用了“兩級Cache+RAM”的層次化存儲結(jié)構(gòu),片內(nèi)總線采用增強型的哈佛體系結(jié)構(gòu),其一級Cache（L1）分為一級指令Cache和一級數(shù)據(jù)Cache,工作頻率跟CPU保持一致。 論文主要涉及兩個方面工作,一是根據(jù)YHFT-DX芯片的設計要求,主要采用半定制設計的方法,完成了L1控制器的設計優(yōu)化、驗證和綜合,版圖后的PrimeTime靜態(tài)時序分析的結(jié)果表明最長路徑延時為1.61ns,達到了600MHz的設計目標;二是完成芯片系統(tǒng)級模擬驗證工作。針對驗證目標提出并實現(xiàn)了基于內(nèi)存監(jiān)視的驗證方法,大大提高了驗證效率。本文的研究和工程工作主要體現(xiàn)在以下幾個方面: 1、在結(jié)構(gòu)算法級、代碼級、電路級、布局方面采用了多種優(yōu)化策略,對L1控制器進行了時序優(yōu)化,優(yōu)化后一級指令和數(shù)據(jù)Cache的延時分別減少29.7%和22.2%。 2、采用存儲體分體控制、門控時鐘、雙閾值技術(shù)對L1進行了低功耗設計,實驗結(jié)果表明一級指令Cac... 

【文章頁數(shù)】：74 頁

【學位級別】：碩士

【文章目錄】：
摘要
ABSTRACT
第一章 緒論
    1.1 課題研究背景
    1.2 相關研究工作
        1.2.1 Cache 相關技術(shù)研究
        1.2.2 微處理器驗證技術(shù)研究
    1.3 課題完成的主要工作
    1.4 論文的組織結(jié)構(gòu)
第二章 YHFT-DX 一級Cache 概要設計和優(yōu)化策略
    2.1 功能概述和整體結(jié)構(gòu)
    2.2 YHFT-DX 一級Cache 結(jié)構(gòu)介紹
        2.2.1 一級指令Cache 結(jié)構(gòu)
        2.2.2 一級數(shù)據(jù)Cache 結(jié)構(gòu)
    2.3 設計存在的問題分析
    2.4 優(yōu)化策略
        2.4.1 時序優(yōu)化的基本策略
        2.4.2 功耗優(yōu)化的基本策略
第三章 L1 的結(jié)構(gòu)和時序優(yōu)化
    3.1 存儲體的劃分與分體控制
        3.1.1 一級數(shù)據(jù)Cache 存儲體的縱向劃分
        3.1.2 一級指令Cache 存儲體的橫向劃分
    3.2 邏輯結(jié)構(gòu)和算法的優(yōu)化
        3.2.1 去除冗余邏輯
        3.2.2 關鍵操作提前處理
        3.2.3 串行路徑并行處理
        3.2.4 信號的等價替換
    3.3 代碼級的優(yōu)化
        3.3.1 添加流水站
        3.3.2 平衡流水站
        3.3.3 代碼結(jié)構(gòu)的等價性調(diào)整
        3.3.4 邏輯復制與高扇出結(jié)點的處理
    3.4 電路級的優(yōu)化
        3.4.1 部分定制
        3.4.2 單元替換
    3.5 布局優(yōu)化
    3.6 優(yōu)化結(jié)果
第四章 L1 的邏輯綜合與功耗優(yōu)化
    4.1 選擇合適的綜合策略
    4.2 設置綜合約束
        4.2.1 環(huán)境約束
        4.2.2 設計規(guī)則約束
        4.2.3 優(yōu)化約束
        4.2.4 其他約束
    4.3 利用綜合工具插入門控時鐘
        4.3.1 全局的動態(tài)時鐘管理
        4.3.2 局部的門控時鐘插入
        4.3.3 優(yōu)化結(jié)果
    4.4 雙閾值技術(shù)
        4.4.1 雙閾值的低功耗實現(xiàn)
        4.4.2 優(yōu)化結(jié)果
    4.5 線負載模型反標注
    4.6 綜合結(jié)果
    4.7 本章小結(jié)
第五章 L1 的功能驗證和時序驗證
    5.1 驗證的一般方法
    5.2 YHFT-DX 一級Cache 模擬驗證方案
        5.2.1 YHFT-DX 模擬驗證環(huán)境
        5.2.2 一級數(shù)據(jù)Cache 部件級驗證
        5.2.3 一級指令Cache 部件級驗證
        5.2.4 大型測試程序驗證
    5.3 時序驗證
    5.4 本章小結(jié)
第六章 系統(tǒng)級驗證方法研究
    6.1 傳統(tǒng)驗證方法的缺陷
    6.2 基于內(nèi)存監(jiān)視的協(xié)同模擬驗證
        6.2.1 基本原理
        6.2.2 軟件模擬器執(zhí)行過程“拍照”
        6.2.3 RTL 模型的“拍照”
        6.2.4 離線模式下的相片匹配
        6.2.5 “拍照”的頻率
    6.3 YHFT-DX 系統(tǒng)級驗證流程
    6.4 本章小結(jié)
第七章 結(jié)束語
致謝
參考文獻
本人在學期間取得的學術(shù)成果


【參考文獻】：
期刊論文
[1]基于標準單元ASIC設計的綜合優(yōu)化綜述[J]. 胡春媚,江東,馬劍武,陳書明,郭陽.  計算機工程與科學. 2005(04)

碩士論文
[1]高性能DSP一級數(shù)據(jù)Cache控制器的設計與實現(xiàn)[D]. 曹飛.國防科學技術(shù)大學 2009
[2]高性能DSP一級Cache缺失流水設計與實現(xiàn)[D]. 傅祎暉.國防科學技術(shù)大學 2009
[3]半定制/全定制混合設計流程中驗證方法研究[D]. 馮超超.國防科學技術(shù)大學 2008
[4]X微處理器時序驗證[D]. 徐毅.國防科學技術(shù)大學 2005
[5]高性能DSP片內(nèi)存儲系統(tǒng)的局部優(yōu)化設計研究[D]. 張丹瑜.國防科學技術(shù)大學 2004



本文編號：3700141