隨著集成電路技術(shù)的發(fā)展,數(shù)據(jù)吞吐量不斷上升以及系統(tǒng)低功耗要求,現(xiàn)今的系統(tǒng)級(jí)芯片（System-On-Chip,SOC）對(duì)存儲(chǔ)器的需求越來(lái)越大,嵌入式存儲(chǔ)器在SOC的面積比重逐年增加,預(yù)計(jì)到2014年會(huì)達(dá)到大約90%。因此嵌入式SRAM的集成度,速度,功耗在整個(gè)系統(tǒng)級(jí)芯片中的重要性變得越來(lái)越突出。所以在設(shè)計(jì)系統(tǒng)級(jí)芯片時(shí)選擇一個(gè)合適的嵌入式SRAM是非常關(guān)鍵的。 芯片的速度和集成度在不斷提高,功耗密度也同時(shí)顯著增大,為了減小芯片的功耗、延長(zhǎng)手持設(shè)備中電池的使用時(shí)間、降低芯片的封裝及散熱成本,在芯片設(shè)計(jì)和實(shí)現(xiàn)時(shí)必須特別考慮功耗因素。 本文主要針對(duì)嵌入式64K Bit靜態(tài)嵌入式存儲(chǔ)器的設(shè)計(jì)進(jìn)行了詳細(xì)的闡述。芯片采用了先進(jìn)的65 nm低功耗工藝平臺(tái)。由于采用了存儲(chǔ)陣列劃分、分級(jí)位線、動(dòng)態(tài)譯碼邏輯及CMOS正反饋差分放大器等先進(jìn)技術(shù),該存儲(chǔ)器的讀寫速度可達(dá)到0.717 ns。由于采用multi-block結(jié)構(gòu)及自時(shí)序復(fù)位邏輯電路功動(dòng)態(tài)功耗明顯降低。Power gating技術(shù)的應(yīng)用也使芯片的靜態(tài)功耗降低38%。失效列位移失效行屏蔽技術(shù)用于存儲(chǔ)器的內(nèi)建自修復(fù),該方案接口簡(jiǎn)單、在保... 

【文章頁(yè)數(shù)】：76 頁(yè)

【學(xué)位級(jí)別】：碩士

【文章目錄】：
目錄
摘要
ABSTRACT
第一章 緒論
    1.1 課題研究意義
    1.2 嵌入式存儲(chǔ)器的特點(diǎn)及分類
    1.3 嵌入式SRAM的優(yōu)勢(shì)
    1.4 嵌入式SRAM低功耗的要求
    1.5 嵌入式SRAM的發(fā)展趨勢(shì)
    1.6 嵌入式SRAM的設(shè)計(jì)方法
    1.7 設(shè)計(jì)的主要工作和創(chuàng)新點(diǎn)
第二章 65nm工藝技術(shù)平臺(tái)的介紹
    2.1 工藝技術(shù)的發(fā)展和挑戰(zhàn)
    2.2 65nm工藝技術(shù)的主要特點(diǎn)
    2.3 65nm器件技術(shù)介紹
    2.4 納米級(jí)CMOS工藝平臺(tái)引入的設(shè)計(jì)思考
第三章 低功耗嵌入式SRAM的架構(gòu)設(shè)計(jì)
    3.1 設(shè)計(jì)要求
    3.2 嵌入式SRAM(eSRAM)的架構(gòu)設(shè)計(jì)
    3.3 eSRAM功耗分布
第四章 低功耗嵌入式SRAM的電路設(shè)計(jì)
    4.1 嵌入式SRAM的結(jié)構(gòu)
    4.2 存儲(chǔ)單元的研究
        4.2.1 靜態(tài)六管單元的研究
        4.2.2 靜態(tài)六管單元的設(shè)計(jì)考慮
    4.3 行譯碼器的研究
    4.4 靈敏放大單元的研究
        4.4.1 讀出放大單元(Sense Amplifier,SA)的分類
        4.4.2 電壓型正反饋差分放大器
        4.4.3 全互補(bǔ)正反饋差分讀出放大器
    4.5 分級(jí)位線(Divided Bitline)的研究
        4.5.1 分級(jí)位線(Divided Bit Line)的結(jié)構(gòu)與特點(diǎn)
        4.5.2 分級(jí)位線的優(yōu)勢(shì)
    4.6 自時(shí)序的研究
    4.7 時(shí)鐘產(chǎn)生電路的研究
    4.8 輸入輸出緩沖單元
    4.9 冗余單元(Redundancy)
    4.10 靜態(tài)功耗控制單元
    4.11 小結(jié)
第五章 低功耗嵌入式SRAM的版圖設(shè)計(jì)
    5.1 eSRAM版圖發(fā)計(jì)特點(diǎn)
    5.2 版圖結(jié)構(gòu):
    5.3 小結(jié)
第六章 嵌入式SRAM的仿真
    6.1 嵌入SRAM的仿真的方法
    6.2 eSRAM的仿真結(jié)果
    6.3 小結(jié)
第七章 總結(jié)
結(jié)束語(yǔ)
參考文獻(xiàn)
致謝


【參考文獻(xiàn)】：
期刊論文
[1]CMOS SRAM單粒子翻轉(zhuǎn)效應(yīng)的解析分析[J]. 賀朝會(huì),李國(guó)政,羅晉生,劉恩科.  半導(dǎo)體學(xué)報(bào). 2000(02)

博士論文
[1]嵌入式SRAM性能模型與優(yōu)化[D]. 顧明.東南大學(xué) 2006



本文編號(hào)：3688592