隨著集成電路技術的發(fā)展,數(shù)據(jù)吞吐量不斷上升以及系統(tǒng)低功耗要求,現(xiàn)今的系統(tǒng)級芯片（System-On-Chip,SOC）對存儲器的需求越來越大,嵌入式存儲器在SOC的面積比重逐年增加,預計到2014年會達到大約90%。因此嵌入式SRAM的集成度,速度,功耗在整個系統(tǒng)級芯片中的重要性變得越來越突出。所以在設計系統(tǒng)級芯片時選擇一個合適的嵌入式SRAM是非常關鍵的。 芯片的速度和集成度在不斷提高,功耗密度也同時顯著增大,為了減小芯片的功耗、延長手持設備中電池的使用時間、降低芯片的封裝及散熱成本,在芯片設計和實現(xiàn)時必須特別考慮功耗因素。 本文主要針對嵌入式64K Bit靜態(tài)嵌入式存儲器的設計進行了詳細的闡述。芯片采用了先進的65 nm低功耗工藝平臺。由于采用了存儲陣列劃分、分級位線、動態(tài)譯碼邏輯及CMOS正反饋差分放大器等先進技術,該存儲器的讀寫速度可達到0.717 ns。由于采用multi-block結構及自時序復位邏輯電路功動態(tài)功耗明顯降低。Power gating技術的應用也使芯片的靜態(tài)功耗降低38%。失效列位移失效行屏蔽技術用于存儲器的內建自修復,該方案接口簡單、在保... 

【文章頁數(shù)】：76 頁

【學位級別】：碩士

【文章目錄】：
目錄
摘要
ABSTRACT
第一章 緒論
    1.1 課題研究意義
    1.2 嵌入式存儲器的特點及分類
    1.3 嵌入式SRAM的優(yōu)勢
    1.4 嵌入式SRAM低功耗的要求
    1.5 嵌入式SRAM的發(fā)展趨勢
    1.6 嵌入式SRAM的設計方法
    1.7 設計的主要工作和創(chuàng)新點
第二章 65nm工藝技術平臺的介紹
    2.1 工藝技術的發(fā)展和挑戰(zhàn)
    2.2 65nm工藝技術的主要特點
    2.3 65nm器件技術介紹
    2.4 納米級CMOS工藝平臺引入的設計思考
第三章 低功耗嵌入式SRAM的架構設計
    3.1 設計要求
    3.2 嵌入式SRAM(eSRAM)的架構設計
    3.3 eSRAM功耗分布
第四章 低功耗嵌入式SRAM的電路設計
    4.1 嵌入式SRAM的結構
    4.2 存儲單元的研究
        4.2.1 靜態(tài)六管單元的研究
        4.2.2 靜態(tài)六管單元的設計考慮
    4.3 行譯碼器的研究
    4.4 靈敏放大單元的研究
        4.4.1 讀出放大單元(Sense Amplifier,SA)的分類
        4.4.2 電壓型正反饋差分放大器
        4.4.3 全互補正反饋差分讀出放大器
    4.5 分級位線(Divided Bitline)的研究
        4.5.1 分級位線(Divided Bit Line)的結構與特點
        4.5.2 分級位線的優(yōu)勢
    4.6 自時序的研究
    4.7 時鐘產生電路的研究
    4.8 輸入輸出緩沖單元
    4.9 冗余單元(Redundancy)
    4.10 靜態(tài)功耗控制單元
    4.11 小結
第五章 低功耗嵌入式SRAM的版圖設計
    5.1 eSRAM版圖發(fā)計特點
    5.2 版圖結構:
    5.3 小結
第六章 嵌入式SRAM的仿真
    6.1 嵌入SRAM的仿真的方法
    6.2 eSRAM的仿真結果
    6.3 小結
第七章 總結
結束語
參考文獻
致謝


【參考文獻】：
期刊論文
[1]CMOS SRAM單粒子翻轉效應的解析分析[J]. 賀朝會,李國政,羅晉生,劉恩科.  半導體學報. 2000(02)

博士論文
[1]嵌入式SRAM性能模型與優(yōu)化[D]. 顧明.東南大學 2006



本文編號：3688592