計(jì)算機(jī)I/O技術(shù)在高性能計(jì)算的發(fā)展過程中始終是一個(gè)十分關(guān)鍵的技術(shù)。PCI Express系統(tǒng)結(jié)構(gòu)的高速數(shù)據(jù)傳輸速率使其有極廣闊的發(fā)展前景。PCI Express物理層作為最底層的傳輸模塊,在整個(gè)PCI Express系統(tǒng)結(jié)構(gòu)中占據(jù)舉足輕重的位置。 本文對(duì)PCI Express的物理層基本結(jié)構(gòu)和工作原理進(jìn)行了深入的分析和研究,采用全定制設(shè)計(jì)方法實(shí)現(xiàn)了該物理層模塊。本文設(shè)計(jì)中的創(chuàng)新點(diǎn)和解決的技術(shù)難點(diǎn)如下: 1.設(shè)計(jì)實(shí)現(xiàn)了完全兼容PCI Express規(guī)范的物理層邏輯模塊,版圖模擬最高工作頻率可達(dá)1.5GHz（3.0Gbps）。設(shè)計(jì)實(shí)現(xiàn)了雙沿采樣的高速Serdes模塊,使其能夠滿足GHz級(jí)高速信號(hào)傳輸。 2.優(yōu)化了電路結(jié)構(gòu),使用改進(jìn)的動(dòng)態(tài)邏輯電路,一定程度上解決了雙沿采樣結(jié)構(gòu)導(dǎo)致的對(duì)輸入時(shí)鐘占空比要求過于嚴(yán)格的問題。將邏輯運(yùn)算采用流水方式分多級(jí)完成,解決了高頻下邏輯時(shí)序緊張問題。 3.提出并實(shí)現(xiàn)了輸出狀態(tài)可關(guān)斷的動(dòng)態(tài)高速觸發(fā)寄存器鏈電路,解決了高速串行器中并行數(shù)據(jù)采樣輸入和串行數(shù)據(jù)移位同時(shí)有效導(dǎo)致的數(shù)據(jù)沖突問題。 ... 

【文章頁數(shù)】：81 頁

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
ABSTRACT
第一章 緒論
    1.1 課題研究背景
    1.2 國內(nèi)外相關(guān)研究
    1.3 課題主要工作
    1.4 課題研究成果
    1.5 文章的結(jié)構(gòu)
第二章 PCI Express 概述
    2.1 PCI Express 系統(tǒng)協(xié)議層次結(jié)構(gòu)
    2.2 PCI Express 規(guī)范發(fā)展情況
    2.3 本章小結(jié)
第三章 PCI Express 物理層分析
    3.1 PCI Express PIPE 接口規(guī)范
    3.2 PCI Express 物理模塊層次結(jié)構(gòu)
        3.2.1 MAC 層功能分析
        3.2.2 PCS 與PMA 功能分析
    3.3 本章小結(jié)
第四章 PCI Express 物理層PMA 模塊設(shè)計(jì)
    4.1 高速半速率Serdes 電路分析
    4.2 串行發(fā)送器模塊設(shè)計(jì)
        4.2.1 串行器原理分析
        4.2.2 串行器電路設(shè)計(jì)
    4.3 解串接收器模塊設(shè)計(jì)
        4.3.1 解串器原理分析
        4.3.2 解串器電路設(shè)計(jì)
    4.4 本章小結(jié)
第五章 PCS 層模塊設(shè)計(jì)
    5.1 PCS 層接口信號(hào)分析
    5.2 發(fā)送端的8b/10b 編碼算法
    5.3 接收端的彈性緩沖區(qū)及8b/10 解碼
    5.4 本章小結(jié)
第六章 物理層測試方案設(shè)計(jì)
    6.1 內(nèi)建自測試
    6.2 PMA 模塊內(nèi)建自測試
        6.2.1 發(fā)送器測試方案
        6.2.2 接收器測試方案
        6.2.3 內(nèi)建自測試的啟動(dòng)和控制機(jī)制
    6.3 物理層總體測試方案
    6.4 本章小結(jié)
第七章 版圖設(shè)計(jì)與模擬
    7.1 全定制版圖設(shè)計(jì)驗(yàn)證方法
        7.1.1 制定版圖規(guī)劃
        7.1.2 版圖設(shè)計(jì)實(shí)現(xiàn)
        7.1.3 版圖驗(yàn)證
    7.2 半定制與全定制結(jié)合的驗(yàn)證設(shè)計(jì)方法
    7.3 版圖設(shè)計(jì)實(shí)現(xiàn)
        7.3.1 發(fā)送器版圖
        7.3.2 接收器版圖
    7.4 模擬結(jié)果
        7.4.1 串行器仿真結(jié)果分析
        7.4.2 解串器仿真結(jié)果分析
    7.5 本章小結(jié)
第八章 結(jié)束語
    8.1 全文工作總結(jié)
    8.2 未來工作展望
致謝
參考文獻(xiàn)
攻讀碩士學(xué)位期間取得的學(xué)術(shù)成果
附錄A 8b/10b 編解碼表


【參考文獻(xiàn)】：
期刊論文
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博士論文
[1]CMOS高速串行數(shù)據(jù)接收器的研究和設(shè)計(jì)[D]. 黃林.復(fù)旦大學(xué) 2005



本文編號(hào)：3684507