隨著技術(shù)的不斷進(jìn)步,材料的物理性能限制了時(shí)鐘頻率和芯片集成度的進(jìn)一步提高,使得通過(guò)這兩種方式來(lái)提高單核處理器性能已非常困難。為了設(shè)計(jì)更高性能的處理器以滿足用戶對(duì)速度的需求,一種新的提高處理器性能的單片多處理器CMP結(jié)構(gòu)計(jì)算機(jī)受到研究人員的重視。本文基于CMP架構(gòu)思想設(shè)計(jì)了一款多核處理器：Webit System處理器,旨在實(shí)現(xiàn)一款CMP結(jié)構(gòu)的處理器并測(cè)試系統(tǒng)的性能,以驗(yàn)證通過(guò)CMP結(jié)構(gòu)來(lái)提高計(jì)算機(jī)處理能力的可行性。系統(tǒng)內(nèi)集成了四個(gè)處理器核,處理器間設(shè)計(jì)了交換控制模塊,以提高各處理器間的通信速度。處理器間互聯(lián)拓?fù)浣Y(jié)構(gòu)采用二叉胖樹(shù)結(jié)構(gòu)。各處理器通過(guò)共享總線訪問(wèn)外部存儲(chǔ)器。系統(tǒng)為每個(gè)處理器設(shè)計(jì)了段寄存器,使用段寄存器加偏移量的方式來(lái)對(duì)外存尋址,尋址空間1MBytes。為了減少各處理器頻繁競(jìng)爭(zhēng)使用總線訪問(wèn)外存帶來(lái)的延遲,提高處理器的利用率,在每個(gè)處理器核上設(shè)計(jì)了一個(gè)容量為1 KBytes的Cache,并針對(duì)系統(tǒng)的結(jié)構(gòu)特性設(shè)計(jì)了Cache一致性替換策略。本文采用VHDL語(yǔ)言完成對(duì)該多核處理器的描述,綜合后的處理器設(shè)計(jì)下載到Xilinx公司的FPGA芯片XC3S500E中進(jìn)行測(cè)試。多核處理器內(nèi)部采... 

【文章頁(yè)數(shù)】：68 頁(yè)

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
ABSTRACT
第一章 緒論
    1.1 多核處理器設(shè)計(jì)的必要性
    1.2 多核處理器設(shè)計(jì)可行性分析
    1.3 論文的組織結(jié)構(gòu)
第二章 WEBIT SYSTEM處理器核相關(guān)技術(shù)
    2.1 FPGA技術(shù)
        2.1.1 軟件平臺(tái)
        2.1.2 FPGA設(shè)計(jì)流程
    2.2 驗(yàn)證芯片選擇
    2.3 片上多核處理器設(shè)計(jì)面臨的挑戰(zhàn)
    2.4 MC8051 IP Core特征介紹
    2.5 Webit System的設(shè)計(jì)意義及發(fā)展歷程
第三章 WEBIT SYSTEM中多處理器互聯(lián)設(shè)計(jì)
    3.1 互聯(lián)體系結(jié)構(gòu)設(shè)計(jì)
        3.1.1 多處理器互聯(lián)拓?fù)浣Y(jié)構(gòu)
        3.1.2 處理器間互聯(lián)
        3.1.3 控制交換部分設(shè)計(jì)
        3.1.4 處理器網(wǎng)絡(luò)接口
        3.1.5 交換和路由
    3.2 內(nèi)存結(jié)構(gòu)與緩存一致性
        3.2.1 事務(wù)型內(nèi)存
        3.2.2 緩存替換策略
        3.2.3 Webit System中Cache替換策略
        3.2.4 緩存管理
第四章 WEBIT SYSTEM中多處理器設(shè)計(jì)實(shí)現(xiàn)
    4.1 處理器裁減
        4.1.1 定時(shí)器、計(jì)數(shù)器及串行口裁減
        4.1.2 添加處理器間數(shù)據(jù)通信指令
        4.1.3 段寄存器實(shí)現(xiàn)
        4.1.4 處理器工作空間保護(hù)
        4.1.5 處理器啟動(dòng)
    4.2 處理器訪存總線實(shí)現(xiàn)
        4.2.1 訪存總線結(jié)構(gòu)及實(shí)現(xiàn)
        4.2.2 總線訪問(wèn)優(yōu)先級(jí)控制實(shí)現(xiàn)
    4.3 Webit System中Cache一致性實(shí)現(xiàn)
        4.3.1 共享內(nèi)存替換
        4.3.2 Cache塊替換策略
        4.3.3 Cache優(yōu)化
    4.4 外存接口及內(nèi)部存儲(chǔ)器
        4.4.1 外部存儲(chǔ)器接口模塊的設(shè)計(jì)與實(shí)現(xiàn)
        4.4.2 片內(nèi)存儲(chǔ)器RAM的實(shí)現(xiàn)
第五章 邏輯仿真及性能分析
    5.1 仿真工具以及仿真方法
    5.2 仿真內(nèi)容與仿真結(jié)果
        5.2.1 CPU功能仿真
        5.2.2 Cache調(diào)度策略仿真波形
        5.2.3 定時(shí)器/計(jì)數(shù)器0/1功能仿真
    5.3 系統(tǒng)測(cè)試
        5.3.1 Cache調(diào)度策略功能仿真測(cè)試
        5.3.2 單核與多核仿真測(cè)試比較
第六章 結(jié)束語(yǔ)
參考文獻(xiàn)
致謝
攻讀碩士期間發(fā)表的論文



本文編號(hào)：3653395