隨著計(jì)算機(jī)體系結(jié)構(gòu)、電路設(shè)計(jì)技術(shù)和集成電路制造工藝的發(fā)展,處理器的性能飛速增長(zhǎng),為了使系統(tǒng)的整體性能達(dá)到最佳,必須設(shè)計(jì)合理高效的存儲(chǔ)系統(tǒng)。其中SDRAM存儲(chǔ)器時(shí)序要求復(fù)雜,必須嚴(yán)格設(shè)計(jì)SDRAM控制器,否則微小的錯(cuò)誤即可導(dǎo)致數(shù)據(jù)存取出錯(cuò)。本文研究了網(wǎng)絡(luò)處理器中多核共享SDRAM控制器的設(shè)計(jì)與實(shí)現(xiàn)。在多核多線程網(wǎng)絡(luò)處理器中,SDRAM控制器不僅要支持基本功能如初始化、讀、寫(xiě)、刷新、預(yù)充電等,還需要存儲(chǔ)和仲裁多個(gè)模塊的訪問(wèn)請(qǐng)求,支持多線程的訪問(wèn)。固定優(yōu)先級(jí)、時(shí)分復(fù)用法和動(dòng)態(tài)仲裁相結(jié)合的仲裁算法有效地解決多個(gè)模塊共享SDRAM存儲(chǔ)器訪問(wèn)請(qǐng)求的公平響應(yīng)問(wèn)題。本文詳細(xì)研究分析了SDRAM控制器與核心處理器、數(shù)據(jù)轉(zhuǎn)發(fā)引擎及快速總線接口FBI模塊的數(shù)據(jù)傳輸機(jī)制,確保SDRAM存儲(chǔ)器與其他模塊能夠正確地進(jìn)行數(shù)據(jù)傳輸。通過(guò)采用open page優(yōu)化和奇偶bank interleaving策略,減少預(yù)充電和行列選通的延時(shí),提高數(shù)據(jù)傳輸效率。Open page優(yōu)化能將訪存延遲減少10%左右,奇偶bank interleaving的優(yōu)化效果更為明顯,可高達(dá)48%。SDRAM控制器包含指令寄存與仲裁、譯碼、SD... 

【文章來(lái)源】：西安電子科技大學(xué)陜西省211工程院校教育部直屬院校

【文章頁(yè)數(shù)】：81 頁(yè)

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
Abstract
第一章 緒論
    1.1 網(wǎng)絡(luò)處理器概述
        1.1.1 網(wǎng)絡(luò)處理器的性能提升
        1.1.2 網(wǎng)絡(luò)處理器對(duì)存儲(chǔ)系統(tǒng)的要求
        1.1.3 網(wǎng)絡(luò)處理器與儲(chǔ)存器之間性能的差距
    1.2 課題背景來(lái)源及其意義
    1.3 論文的章節(jié)安排
第二章 SDRAM 控制器的結(jié)構(gòu)與實(shí)現(xiàn)
    2.1 網(wǎng)絡(luò)處理器的結(jié)構(gòu)
        2.1.1 網(wǎng)絡(luò)處理器的總體結(jié)構(gòu)
        2.1.2 網(wǎng)絡(luò)處理器的存儲(chǔ)系統(tǒng)
    2.2 SDR SDRAM 標(biāo)準(zhǔn)接口協(xié)議
        2.2.1 SDRAM 總線
        2.2.2 SDRAM 總線命令
    2.3 SDRAM 讀寫(xiě)操作時(shí)序
        2.3.1 初始化過(guò)程
        2.3.2 SDRAM 讀寫(xiě)時(shí)序
    2.4 SDRAM 控制器的結(jié)構(gòu)
        2.4.1 SDRAM 控制器的外部系統(tǒng)結(jié)構(gòu)
        2.4.2 SDRAM 控制器的內(nèi)部結(jié)構(gòu)
    2.5 本章小結(jié)
第三章 SDRAM 控制器的數(shù)據(jù)傳輸
    3.1 SDRAM 控制器與STRONGARM 的數(shù)據(jù)傳輸
        3.1.1 StrongARM 寫(xiě)操作
        3.1.2 StrongARM 讀操作
    3.2 SDRAM 控制器與PE 的數(shù)據(jù)傳輸
        3.2.1 write 寫(xiě)指令
        3.2.2 read 讀指令
    3.3 SDRAM 控制器與FBI 的數(shù)據(jù)傳輸
        3.3.1 r_fifo_rd
        3.3.2 t_fifo_wr
    3.4 本章小結(jié)
第四章 SDRAM 控制器的優(yōu)化
    4.1 SDRAM 控制器的open page 優(yōu)化
    4.2 SDRAM 控制器的奇偶bank interleaving 優(yōu)化
    4.3 本章小結(jié)
第五章 SDRAM 控制器的驗(yàn)證
    5.1 SDRAM 控制器的驗(yàn)證平臺(tái)
    5.2 SDRAM 控制器功能驗(yàn)證工具
    5.3 SDRAM 控制器功能驗(yàn)證
        5.3.1 SDRAM 控制器與PE 的數(shù)據(jù)傳輸驗(yàn)證
        5.3.2 SDRAM 控制器與FBI 的數(shù)據(jù)傳輸驗(yàn)證
        5.3.3 刷新驗(yàn)證
    5.4 SDRAM 控制器的FPGA 驗(yàn)證
    5.5 本章小結(jié)
第六章 結(jié)束語(yǔ)
    6.1 工作總結(jié)
    6.2 工作的不足之處和未來(lái)工作展望
致謝
參考文獻(xiàn)
研究成果


【參考文獻(xiàn)】：
期刊論文
[1]高速SDRAM控制器的嵌入式設(shè)計(jì)[J]. 鄧耀華,劉桂雄,吳黎明.  計(jì)算機(jī)工程. 2010(16)
[2]多核處理器片上存儲(chǔ)系統(tǒng)研究[J]. 黃安文,高軍,張民選.  計(jì)算機(jī)工程. 2010(04)
[3]面向邏輯設(shè)計(jì)的SDRAM控制器性能度量模型[J]. 潘光榮,王沁,齊悅,余美強(qiáng).  計(jì)算機(jī)應(yīng)用研究. 2009(09)
[4]具有時(shí)間隱藏特性的數(shù)據(jù)塊讀寫(xiě)SDRAM控制器[J]. 王斌,熊志輝,陳立棟,譚樹(shù)人,張茂軍.  計(jì)算機(jī)工程. 2009(04)
[5]一種異構(gòu)多核處理器的并行流存儲(chǔ)結(jié)構(gòu)[J]. 鄧讓鈺,陳海燕,竇強(qiáng),徐煒遐,謝倫國(guó),戴澤福,李永進(jìn),夏軍,羅莉,張民選.  電子學(xué)報(bào). 2009(02)
[6]基于FPGA的DDR SDRAM控制器設(shè)計(jì)[J]. 石振明,王成,陳蜀宇.  微處理機(jī). 2008(06)
[7]一種簡(jiǎn)易SDRAM控制器的設(shè)計(jì)方法[J]. 林志煌,解梅.  現(xiàn)代電子技術(shù). 2008(16)
[8]基于SOC的SDRAM控制器的分析與設(shè)計(jì)[J]. 李瑞,趙建明,冀力強(qiáng).  信息技術(shù). 2007(12)
[9]SDRAM通用控制器的FPGA模塊化設(shè)計(jì)[J]. 李剛,李智.  電子產(chǎn)品世界. 2007(08)
[10]多核多線程處理器存儲(chǔ)技術(shù)研究進(jìn)展[J]. 屈文新,樊曉椏,張盛兵.  計(jì)算機(jī)科學(xué). 2007(04)

博士論文
[1]多核處理器的訪存模擬與優(yōu)化技術(shù)研究[D]. 高翔.中國(guó)科學(xué)技術(shù)大學(xué) 2007

碩士論文
[1]網(wǎng)絡(luò)處理器中SDRAM存儲(chǔ)器接口模塊設(shè)計(jì)研究[D]. 武穎奇.西安電子科技大學(xué) 2010
[2]龍芯2號(hào)片外存儲(chǔ)系統(tǒng)性能分析[D]. 解詠梅.中國(guó)科學(xué)院研究生院（計(jì)算技術(shù)研究所） 2004



本文編號(hào)：3627607