在數(shù)字電路中,二進(jìn)制加法器是最基本的運(yùn)算單元,亦是限制各種高性能計(jì)算電路與系統(tǒng)性能的關(guān)鍵模塊。如今,隨著加密運(yùn)算等領(lǐng)域的快速發(fā)展,加法器的操作數(shù)位寬也越來越大,諸如RSA加密算法的操作數(shù)位寬已經(jīng)達(dá)到了1024位（或2048位）,為了滿足運(yùn)算速度快、硬件面積小的設(shè)計(jì)要求,迫切需要高性能、大位寬的加法器結(jié)構(gòu)。除ASIC之外,FPGA已經(jīng)成為數(shù)字電路與系統(tǒng)的另一種重要實(shí)現(xiàn)形式。目前,國(guó)內(nèi)外學(xué)者對(duì)FPGA長(zhǎng)加法器的設(shè)計(jì)進(jìn)行了大量的研究,提出了多種電路結(jié)構(gòu),但并沒有充分考慮FPGA器件的特點(diǎn)。本文基于FPGA結(jié)構(gòu),對(duì)于加法操作數(shù)可達(dá)千位以上的進(jìn)位產(chǎn)生電路、求和計(jì)算電路的設(shè)計(jì)展開研究,提出一種新型的高性能FPGA長(zhǎng)加法器結(jié)構(gòu)。主要的工作內(nèi)容如下:針對(duì)FPGA中的快速進(jìn)位鏈從下向上單向傳輸?shù)挠布匦?結(jié)合查找表LUT的存儲(chǔ)方式,本文提出了一種進(jìn)位壓縮結(jié)構(gòu)。為了減少可編程互連線帶來的影響,進(jìn)位產(chǎn)生電路是基于進(jìn)位選擇方法,并采用進(jìn)位壓縮結(jié)構(gòu)實(shí)現(xiàn)的。實(shí)驗(yàn)結(jié)果表明,該電路不僅提升了LUT的利用率,還縮短了關(guān)鍵路徑,當(dāng)操作數(shù)位寬越大,其性能優(yōu)勢(shì)越顯著。在FPGA芯片中,由于每個(gè)可配置邏輯單元CLB周圍的互連線... 

【文章來源】：電子科技大學(xué)四川省211工程院校985工程院校教育部直屬院校

【文章頁(yè)數(shù)】：75 頁(yè)

【學(xué)位級(jí)別】：碩士

【部分圖文】：

M.Rogawski[24]提出的加法器結(jié)構(gòu)

第二章FPGA加法器的理論基礎(chǔ)13數(shù)字時(shí)鐘管理模塊DCM提供數(shù)字時(shí)鐘管理和鎖相環(huán)電路PLL。PLL能夠提供精確的時(shí)鐘信號(hào)，且實(shí)現(xiàn)過濾功能。嵌入式硬核主要包括DSPcore，以太網(wǎng)MACcore，RAMblock等功能模塊，使得單片F(xiàn)PGA成為了系統(tǒng)級(jí)的設(shè)計(jì)工具，逐步向SOC平臺(tái)過渡�？删幊袒ミB線連通FPGA內(nèi)部的所有單元，而互連線的長(zhǎng)度和工藝決定了信號(hào)在互連線上的驅(qū)動(dòng)能力和傳輸速度。實(shí)際上，可編程互連線資源的使用方法對(duì)設(shè)計(jì)的結(jié)果有著密切、直接的關(guān)系。2.2.1可配置邏輯單元的具體結(jié)構(gòu)分析和研究目前已有的FPGA快速加法器，可配置邏輯單元CLB是實(shí)現(xiàn)加法器設(shè)計(jì)的主要硬件資源。如圖2-3所示，每一個(gè)CLB通過一個(gè)開關(guān)陣列（SwitchMatrix）與可編程互連線傳播信號(hào)。一個(gè)CLB是由一對(duì)Slice組成，這兩個(gè)Slice相互獨(dú)立，即沒有直接連接。每一個(gè)Slice中包含一條獨(dú)立的快速進(jìn)位鏈。在CLB中，處于底部的Slice標(biāo)記為Slice(0)，位于頂部的Slice標(biāo)記為Slice(1)。圖2-3CLB中Slice的排列方式其中，每一個(gè)Slice是由4個(gè)查找表LUT（亦稱邏輯函數(shù)發(fā)生器）、4個(gè)存儲(chǔ)元件、多功能復(fù)用器以及進(jìn)位邏輯模塊組成。利用這些元件可以實(shí)現(xiàn)邏輯函數(shù)、算術(shù)預(yù)算和分布式ROM等功能。除此之外，某些Slice可以支持更加復(fù)雜的功能，例如32-bit的移位寄存器，這種Slice被稱為SLICEM，其他的Slice被稱為SLICEL。一個(gè)Slice的簡(jiǎn)易結(jié)構(gòu)如圖2-4所示。

電子科技大學(xué)碩士學(xué)位論文16圖2-6CLB和Slice之間的排列方式2.3基于快速進(jìn)位鏈的行波進(jìn)位加法器行波進(jìn)位加法器（RCA）是最簡(jiǎn)單的加法器結(jié)構(gòu)�；贔PGA技術(shù)實(shí)現(xiàn)行波進(jìn)位加法器的方式如圖2-7所示，通過一個(gè)Slice中的4個(gè)LUT和進(jìn)位鏈可以實(shí)現(xiàn)4位加法器。LUTa0b0s00a0LUTa1b1s1c1a1LUTa2b2s2c2a2LUTa3b3s3c3c4a3fulladderx0x1x2x3圖2-7Slice單元的4位加法器

【參考文獻(xiàn)】：
期刊論文
[1]一種基于FPGA的32位快速加法器設(shè)計(jì)[J]. 岳偉甲,劉昌錦.  四川兵工學(xué)報(bào). 2011(07)
[2]基于FPGA的8位加法器原理圖和文本設(shè)計(jì)法[J]. 黃春平.  科技資訊. 2007(31)
[3]基于FPGA的快速加法器的設(shè)計(jì)與實(shí)現(xiàn)[J]. 趙亞威,吳海波.  現(xiàn)代電子技術(shù). 2005(10)



本文編號(hào)：3613746