發(fā)布時間：2022-02-04 18:47

　　在數(shù)字電路中,二進制加法器是最基本的運算單元,亦是限制各種高性能計算電路與系統(tǒng)性能的關鍵模塊。如今,隨著加密運算等領域的快速發(fā)展,加法器的操作數(shù)位寬也越來越大,諸如RSA加密算法的操作數(shù)位寬已經(jīng)達到了1024位（或2048位）,為了滿足運算速度快、硬件面積小的設計要求,迫切需要高性能、大位寬的加法器結構。除ASIC之外,FPGA已經(jīng)成為數(shù)字電路與系統(tǒng)的另一種重要實現(xiàn)形式。目前,國內外學者對FPGA長加法器的設計進行了大量的研究,提出了多種電路結構,但并沒有充分考慮FPGA器件的特點。本文基于FPGA結構,對于加法操作數(shù)可達千位以上的進位產(chǎn)生電路、求和計算電路的設計展開研究,提出一種新型的高性能FPGA長加法器結構。主要的工作內容如下:針對FPGA中的快速進位鏈從下向上單向傳輸?shù)挠布匦?結合查找表LUT的存儲方式,本文提出了一種進位壓縮結構。為了減少可編程互連線帶來的影響,進位產(chǎn)生電路是基于進位選擇方法,并采用進位壓縮結構實現(xiàn)的。實驗結果表明,該電路不僅提升了LUT的利用率,還縮短了關鍵路徑,當操作數(shù)位寬越大,其性能優(yōu)勢越顯著。在FPGA芯片中,由于每個可配置邏輯單元CLB周圍的互連線... 

【文章來源】：電子科技大學四川省211工程院校985工程院校教育部直屬院校

【文章頁數(shù)】：75 頁

【學位級別】：碩士

【部分圖文】：

M.Rogawski[24]提出的加法器結構

第二章FPGA加法器的理論基礎13數(shù)字時鐘管理模塊DCM提供數(shù)字時鐘管理和鎖相環(huán)電路PLL。PLL能夠提供精確的時鐘信號，且實現(xiàn)過濾功能。嵌入式硬核主要包括DSPcore，以太網(wǎng)MACcore，RAMblock等功能模塊，使得單片F(xiàn)PGA成為了系統(tǒng)級的設計工具，逐步向SOC平臺過渡�？删幊袒ミB線連通FPGA內部的所有單元，而互連線的長度和工藝決定了信號在互連線上的驅動能力和傳輸速度。實際上，可編程互連線資源的使用方法對設計的結果有著密切、直接的關系。2.2.1可配置邏輯單元的具體結構分析和研究目前已有的FPGA快速加法器，可配置邏輯單元CLB是實現(xiàn)加法器設計的主要硬件資源。如圖2-3所示，每一個CLB通過一個開關陣列（SwitchMatrix）與可編程互連線傳播信號。一個CLB是由一對Slice組成，這兩個Slice相互獨立，即沒有直接連接。每一個Slice中包含一條獨立的快速進位鏈。在CLB中，處于底部的Slice標記為Slice(0)，位于頂部的Slice標記為Slice(1)。圖2-3CLB中Slice的排列方式其中，每一個Slice是由4個查找表LUT（亦稱邏輯函數(shù)發(fā)生器）、4個存儲元件、多功能復用器以及進位邏輯模塊組成。利用這些元件可以實現(xiàn)邏輯函數(shù)、算術預算和分布式ROM等功能。除此之外，某些Slice可以支持更加復雜的功能，例如32-bit的移位寄存器，這種Slice被稱為SLICEM，其他的Slice被稱為SLICEL。一個Slice的簡易結構如圖2-4所示。

電子科技大學碩士學位論文16圖2-6CLB和Slice之間的排列方式2.3基于快速進位鏈的行波進位加法器行波進位加法器（RCA）是最簡單的加法器結構。基于FPGA技術實現(xiàn)行波進位加法器的方式如圖2-7所示，通過一個Slice中的4個LUT和進位鏈可以實現(xiàn)4位加法器。LUTa0b0s00a0LUTa1b1s1c1a1LUTa2b2s2c2a2LUTa3b3s3c3c4a3fulladderx0x1x2x3圖2-7Slice單元的4位加法器

【參考文獻】：
期刊論文
[1]一種基于FPGA的32位快速加法器設計[J]. 岳偉甲,劉昌錦.  四川兵工學報. 2011(07)
[2]基于FPGA的8位加法器原理圖和文本設計法[J]. 黃春平.  科技資訊. 2007(31)
[3]基于FPGA的快速加法器的設計與實現(xiàn)[J]. 趙亞威,吳海波.  現(xiàn)代電子技術. 2005(10)



本文編號：3613746