本文關(guān)鍵詞：帶中斷系統(tǒng)的五級流水線CPU設(shè)計，由筆耕文化傳播整理發(fā)布。

【摘要】：中央處理器廣義上指一系列可以執(zhí)行復雜的計算機程序的邏輯機器。這個空泛的定義很容易地將在“CPU”這個名稱被普遍使用,之前的早期計算機也包括在內(nèi)。無論如何,至少從20世紀60年代早期開始(Weik 1961),這個名稱及其縮寫已開始在電子計算機產(chǎn)業(yè)中得到廣泛應(yīng)用。盡管與早期相比,“中央處理器”在物理形態(tài)、設(shè)計制造和具體任務(wù)的執(zhí)行上有了戲劇性的發(fā)展,但是其基本的操作原理一直沒有改變。早期的中央處理器通常是為大型及特定應(yīng)用的計算機而定制。但是,這種昂.貴的為特定應(yīng)用定制CPU的方法很大程度上已經(jīng)讓位于開發(fā)便宜、標準化、適用于一個或多個目的的處理器類。這個標準化趨勢始于由單個晶體管組成的大型機和微機年代,隨著集成電路的出現(xiàn)而加速。IC使得更為復雜的CPU可以在很小的空間中設(shè)計和制造(在微米的量級)。CPU的標準化和小型化都使得這一類數(shù)字設(shè)備在現(xiàn)代生活中的出現(xiàn)頻率遠遠超過有限應(yīng)用專用的計算機�，F(xiàn)代微處理器出現(xiàn)在包括從汽車到手機到兒童玩具在內(nèi)的各種物品中。論文首先介紹了中央處理器發(fā)展的歷史,以及本文設(shè)計的研究背景,并在此基礎(chǔ)上著重介紹了精簡指令RISC CPU的結(jié)構(gòu)以及基于RISC結(jié)構(gòu)的MIPS CPU的有關(guān)背景資料,為論文后續(xù)的設(shè)計做好鋪墊。接著詳細介紹了一款基于MIPS指令集的5級流水線CPU的設(shè)計。本CPU主要包括流水線模塊,控制模塊,中斷處理模塊,以及ROM和RAM模塊。本文成功解決了流水線設(shè)計中的數(shù)據(jù)相關(guān)以及控制相關(guān)問題,并為精確中斷和異常處理設(shè)計了相應(yīng)的電路。最后使用EDA驗證軟件Modelsim對設(shè)計進行了功能仿真和門級仿真,并將設(shè)計下載到了基于Altera Cyclone4 FPGA的開發(fā)板上進行了驗證。驗證結(jié)果表明本設(shè)計能實現(xiàn)所有功能。
【關(guān)鍵詞】：CPU MIPS 流水線 中斷
【學位授予單位】：廣東工業(yè)大學
【學位級別】：碩士
【學位授予年份】：2015
【分類號】：TP332
【目錄】：

• 摘要4-5
• ABSTRACT5-12
• 第一章 緒論12-18
• 1.1 研究背景12-14
• 1.2 國內(nèi)外xO究現(xiàn)狀14-16
• 1.3 主要研究內(nèi)容16-17
• 1.4 論文結(jié)構(gòu)17-18
• 第二章 開發(fā)平臺與MIPS體系結(jié)構(gòu)18-28
• 2.1 CPU設(shè)計與實現(xiàn)的相關(guān)技術(shù)18-23
• 2.1.1 硬件描述語言18-20
• 2.1.1.1 硬件描述語言的概述18-19
• 2.1.1.2 硬件描述語言的結(jié)構(gòu)19
• 2.1.1.3 硬件描述語言開發(fā)流程19-20
• 2.1.1.4 硬件描述語言的發(fā)展20
• 2.1.2 開發(fā)軟件簡介20-21
• 2.1.2.1 QuartusⅡ20
• 2.1.2.2 Modelsim20-21
• 2.1.3 FPGA設(shè)計與驗證技術(shù)21-23
• 2.2 MIPS體系結(jié)構(gòu)23-28
• 2.2.1. MIPS經(jīng)典五級流水線23-24
• 2.2.2. MIPS的寄存器24-25
• 2.2.3. MIPS的協(xié)處理器25-26
• 2.2.4. MIPS指令集26-28
• 第三章 流水線設(shè)計28-42
• 3.1 流水線的基本概念28
• 3.2 流水線各級的設(shè)計28-34
• 3.2.1 取指令I(lǐng)F級的設(shè)計28-29
• 3.2.2 指令譯碼ID級的設(shè)計29-31
• 3.2.3 指令執(zhí)行EXE級的設(shè)計31-32
• 3.2.4 存儲器訪問MEM級的設(shè)計32-33
• 3.2.5 結(jié)果寫回WB級的設(shè)計33-34
• 3.3 流水線冒險問題的解決34-42
• 3.3.1 數(shù)據(jù)冒險34-38
• 3.3.2 控制冒險38-40
• 3.3.3 結(jié)構(gòu)冒險40-42
• 第四章 異常和中斷處理電路設(shè)計42-48
• 4.1 MIPS的異常和中斷處理原理42-43
• 4.1.1 異常、中斷和精確中斷42
• 4.1.2 MIPS的異常和中斷處理42-43
• 4.2 流水線CPU精確異常和中斷處理電路實現(xiàn)43-48
• 4.2.1 異常事件和中斷的種類以及相關(guān)的寄存器43-44
• 4.2.2 流水線CPU的精確中斷響應(yīng)過程44-46
• 4.2.3 流水線CPU的精確異常處理46-48
• 第五章 CPU功能驗證48-54
• 5.1 流水線電路驗證49-53
• 5.1.1 IF階段49
• 5.1.2 ID階段49-51
• 5.1.3 EXE階段51-52
• 5.1.4 MEM階段52
• 5.1.5 WB階段52
• 5.1.6 流水線整體驗證52-53
• 5.2 中斷和異常電路驗證53-54
• 結(jié)論54-55
• 參考文獻55-59
• 致謝59-60
• 附錄A 流水線測試程序60
• 附錄B 中斷和異常驗證程序60-61

【參考文獻】

中國期刊全文數(shù)據(jù)庫 前1條

1 王紹坤;;基于FPGA的五級流水線CPU[J];計算機系統(tǒng)應(yīng)用;2015年03期

  本文關(guān)鍵詞：帶中斷系統(tǒng)的五級流水線CPU設(shè)計，由筆耕文化傳播整理發(fā)布。

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本文編號：359876