存儲器對現(xiàn)在大量使用的數(shù)字化系統(tǒng)的性能至關(guān)重要,是決定系統(tǒng)性能的關(guān)鍵器件之一。除了通用計算機系統(tǒng),大量的嵌入式系統(tǒng)也紛紛采用DDR SDRAM內(nèi)存,越來越多的SoC系統(tǒng)芯片中會集成DDR接口模塊,DDR SDRAM以其高速、大容量、運行穩(wěn)定與高性價比等優(yōu)點得到了廣泛的應(yīng)用。本文重點介紹了網(wǎng)絡(luò)處理器中的DDR SDRAM控制器的設(shè)計與實現(xiàn)。網(wǎng)絡(luò)處理器是新一代用來執(zhí)行數(shù)據(jù)處理和轉(zhuǎn)發(fā)的高速可編程處理器,慢速存儲訪問成為網(wǎng)絡(luò)處理器系統(tǒng)性能提升的一個重要瓶頸,因此DDR SDRAM控制器性能的高低對整個網(wǎng)絡(luò)處理器系統(tǒng)至關(guān)重要。為了實現(xiàn)外部總線主設(shè)備和存儲器數(shù)據(jù)的轉(zhuǎn)換,使用基于AMBA總線協(xié)議,通過AMBA邏輯接口來發(fā)送指令、地址和數(shù)據(jù)。本論文采用自頂向下的設(shè)計方法和模塊化的思想,將DDR SDRAM控制器劃分為幾個功能模塊,并使用Verilog HDL語言完成DDR SDRAM控制器的地址譯碼模塊、時鐘產(chǎn)生模塊、數(shù)據(jù)通路模塊、控制邏輯模塊、計數(shù)模塊以及用戶接口模塊等的設(shè)計。設(shè)計的控制器在Xilinx ISE平臺上完成了功能驗證和時序仿真,最后在FPGA硬件平臺上實現(xiàn)了利用DDR SDRAM控制器... 

【文章來源】：西安電子科技大學陜西省 211工程院校 教育部直屬院校

【文章頁數(shù)】：61 頁

【學位級別】：碩士

【部分圖文】：

AMBA邏輯接口寫入指令

40網(wǎng)絡(luò)處理器中 DDR SDRAM 控制器的設(shè)計與實現(xiàn)圖 4.3 給出了 AMBA 邏輯接口配置模式寄存器的波形圖，時鐘信號為 clk，復(fù)位信號 rst 置高電平，當來自 AMBA 接口地址為 32’h00000000 時，表示為配置模式寄存器模式，此時通過數(shù)據(jù)信號給出數(shù)據(jù)配置情況，即in_wdata為32’h00000023。AMBA 邏輯接口模塊輸出 sys_cmd 為模式寄存器配置指令，如圖所示為7’b0000010，數(shù)據(jù)輸出 sys_data_i 為 32’h00000000。

DDRSDRAM初始化

【參考文獻】：
期刊論文
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碩士論文
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本文編號：3589341