發(fā)布時間：2021-12-24 00:33

　　隨著芯片制程工藝的降低以及3D堆疊技術(shù)的出現(xiàn),NAND Flash芯片的存儲密度越來越高,物理塊也越來越大。與此同時,NAND Flash的原始錯誤率（Raw Bit Error Rate,RBER）急劇增加,使用壽命大為縮短,數(shù)據(jù)保留錯誤和讀干擾情況也越來越嚴重,大大影響了NAND Flash數(shù)據(jù)存儲的可靠性。BCH（Bose、Ray-Chaudhuri、Hocquenghem）糾錯碼是基于NAND Flash的SSD（Solid-State Drive）保證其可靠性的一種重要途徑。但是隨著芯片原始錯誤率的增加,滿足NAND Flash芯片糾錯能力要求的低延遲BCH碼譯碼器需要占用大量的硬件資源。論文提出了一種適用于NAND Flash的面積優(yōu)化BCH譯碼器設(shè)計方法。通過復(fù)用關(guān)鍵方程求解和錢氏搜索模塊中的通用有限域乘法器,減小了BCH譯碼器的硬件開銷。在實際硬件平臺上測試發(fā)現(xiàn),NAND Flash中數(shù)據(jù)保留錯誤（Retention Error）隨時間呈現(xiàn)出非線性變化;當數(shù)據(jù)保留時間較長時,讀干擾能夠減少NAND Flash的整體錯誤。提出了一種讀干擾感知的保留錯誤糾正策略（Read ... 

【文章來源】：華中科技大學(xué)湖北省 211工程院校 985工程院校 教育部直屬院校

【文章頁數(shù)】：78 頁

【學(xué)位級別】：碩士

【部分圖文】：

NANDFlash中幾種錯誤模式對可靠性的影響

圖 1-6 碼字長度與 NAND Flash 可容忍的相對原始錯誤率之間的關(guān)系圖 1-7 碼字長度與 BCH 糾錯模塊硬件開銷之間的關(guān)鍵圖 1-8 所示，BCH 譯碼過程中校正子計算和錢氏搜索占據(jù)了絕大部分因此，為了降低 BCH 譯碼延時，需要著重降低校正子計算和錢氏搜。如圖 1-9 所示，關(guān)鍵方程求解和錢氏搜索占據(jù)了絕大部分的芯片面降低 BCH 譯碼器的芯片面積，需要著重降低關(guān)鍵方程求解和錢氏搜

8圖 1-7 碼字長度與 BCH 糾錯模塊硬件開銷之間的關(guān)鍵圖 1-8 所示，BCH 譯碼過程中校正子計算和錢氏搜索占據(jù)了絕大部分因此，為了降低 BCH 譯碼延時，需要著重降低校正子計算和錢氏搜。如圖 1-9 所示，關(guān)鍵方程求解和錢氏搜索占據(jù)了絕大部分的芯片面降低 BCH 譯碼器的芯片面積，需要著重降低關(guān)鍵方程求解和錢氏搜。本文將分析 BCH 譯碼器三個步驟的具體硬件實現(xiàn)結(jié)構(gòu)，探究各個路資源共享，從而更進一步降低 BCH 糾錯模塊的硬件開銷。校正子計算50%關(guān)鍵程~3%錢氏搜索47%圖 1-8 BCH 譯碼執(zhí)行時間示意圖

【參考文獻】：
期刊論文
[1]基于相變存儲器的存儲技術(shù)研究綜述[J]. 冒偉,劉景寧,童薇,馮丹,李錚,周文,張雙武.  計算機學(xué)報. 2015(05)

碩士論文
[1]基于重復(fù)寫入特性的大容量閃存頁讀寫優(yōu)化[D]. 余晨曄.華中科技大學(xué) 2016
[2]基于NAND Flash的差錯控制算法研究[D]. 吳智龍.廣東工業(yè)大學(xué) 2014
[3]一種基于BCH碼的NAND Flash控制器的研究與設(shè)計[D]. 程文韶.華中科技大學(xué) 2013
[4]NAND Flash控制器中BCH編譯碼器的設(shè)計與硬件實現(xiàn)[D]. 陳宗正.華中科技大學(xué) 2012



本文編號：3549486