在現(xiàn)今的計算機(jī)系統(tǒng)中,對存儲器的訪問大多都通過存儲器控制器來進(jìn)行,而在對外部存儲器進(jìn)行訪問的時候,由于存儲器本身的問題或者空間高能粒子的沖擊,會使存儲在存儲器里的數(shù)據(jù)值發(fā)生翻轉(zhuǎn),導(dǎo)致讀取數(shù)據(jù)時發(fā)生錯誤,這種錯誤若不及時糾正將會影響計算機(jī)系統(tǒng)的運(yùn)行和關(guān)鍵數(shù)據(jù)的處理,所以如何實現(xiàn)一種具有檢錯糾錯（EDAC）功能的外部存儲器控制器（EMC）具有重要的理論意義和實用價值。本文對存儲器技術(shù)、存儲器、糾錯編碼以及存儲器控制器技術(shù)進(jìn)行了深入研究,主要包括:高性能系統(tǒng)中常用的幾種存儲器的內(nèi)部結(jié)構(gòu)、編址方式、數(shù)據(jù)存儲方式、時序控制方式等,這些存儲器主要有異步SRAM存儲器和各種動態(tài)存儲器;檢錯糾錯的原理,一些經(jīng)常用到的糾錯碼以及本文所采用的最佳奇權(quán)碼,并對其糾錯效率作了分析;對本文采用的存儲器控制器作了分析并提出了符合該存儲器控制器時序規(guī)范的兩種EDAC結(jié)構(gòu),分別對32位SRAM和SDRAM進(jìn)行保護(hù)。其中針對SRAM的EDAC支持32位,16位和8位數(shù)據(jù)的讀寫操作;針對SDRAM的EDAC僅支持32位數(shù)據(jù)的讀寫操作。最后提出了具有檢錯糾錯功能的外部存儲器控制器IP核的體系結(jié)構(gòu),并基于verilog硬件描... 

【文章來源】：哈爾濱工業(yè)大學(xué)黑龍江省 211工程院校 985工程院校

【文章頁數(shù)】：53 頁

【學(xué)位級別】：碩士

【部分圖文】：

四節(jié)拍遞增式猝發(fā)訪問Figure2-1Four-beatIncrementingBurst

猝發(fā)地址在某一地址邊界上循環(huán)(取模)。例如首地址為 2 進(jìn)行 wrap4 訪問，訪問地址依次為 3、0、1。下圖2-2 顯示了四節(jié)拍包繞式猝發(fā)：- 9 -

哈爾濱工業(yè)大學(xué)工學(xué)碩士學(xué)位論文，其中的數(shù)據(jù)就會丟失。異步SRAM即Async SRAM(Asynchronous StaAM)，其訪問依賴CPU時鐘，存取速度較動態(tài)存儲器快，常見的異步SRA儲器訪問時間有 20ns, 15ns和 12ns幾種。但在存取數(shù)據(jù)時，不能夠與CPU同步[22][23]。由于訪問速度快而容量小，所以異步SRAM存儲器主要集成在高性能SO片或CPU的內(nèi)部，用來存放各種現(xiàn)場的輸入、輸出數(shù)據(jù)，中間計算結(jié)果，與外部存儲器交換信息和作為堆棧使用[24][25]。圖 2-3 是一個典型的異步 SRAM 存儲器讀時序圖。異步 SRAM 存儲器、寫過程很簡單，不需要附加的命令(像 FLASH 存儲器、動態(tài)存儲器的讀操作都需要多段命令序列來完成)。但是，讀、寫操作要遵守存儲器本身序要求，也就是說，圖中的各個時序參數(shù)都必須被滿足，才能保證操作結(jié)確。


本文編號：3534212