發(fā)布時間：2021-11-26 03:27

　　隨著MOS制造工藝的不斷進步,晶體管的尺寸變得越來越小,SRAM存儲單元電路對制造工藝的偏差越來越敏感,其性能也就越來越不穩(wěn)定。由于低功耗的性能要求,低電源電壓技術也被應用到SRAM單元電路設計中。然而,低的電源電壓會導致SRAM存儲單元電路的靜態(tài)噪聲余量（SNM）進一步的降低,也即穩(wěn)定性更差。功耗的增大也是SRAM技術發(fā)展的一個難題。據(jù)ITRS（國際半導體技術發(fā)展路線圖）預測,在嵌入式存儲器當中,SRAM存儲單元陣列將占到所有晶體管數(shù)目的一大半。由于SRAM單元數(shù)目的巨大以及漏電流（Leakage Power）的不斷增大,SRAM單元陣列的功耗偏大問題也變得越來越突出。傳統(tǒng)的SRAM存儲單元采用的是六管的結構,其讀操作采用的是直接存取機理。在讀操作過程中,數(shù)據(jù)存儲點通過存取晶體管直接與位線（Bit-line）相接,由于分壓和外部噪聲的影響,存儲的數(shù)據(jù)很不穩(wěn)定,也就是讀操作的破壞。改良型的七管SRAM結構特別針對六管SRAM讀操作破壞的問題,采用數(shù)據(jù)存儲點與位線分離的方法,消除了電壓分壓以及外部噪聲的問題,其穩(wěn)定性得到顯著提升。但是,由于只有一個存取NMOS管用于寫操作,加上閾值電壓損... 

【文章來源】：西安電子科技大學陜西省 211工程院校 教育部直屬院校

【文章頁數(shù)】：75 頁

【學位級別】：碩士

【部分圖文】：

典型SRAM存儲單元電路結構

SRAM讀操作時序[2]

SRAM寫操作時序[2]

【參考文獻】：
碩士論文
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本文編號：3519309