存儲(chǔ)深度是示波器的重要指標(biāo)之一,隨著測(cè)試儀器的不斷發(fā)展,示波器的采樣率越來(lái)越高,要保證對(duì)大容量高采樣率數(shù)據(jù)的實(shí)時(shí)存儲(chǔ)和處理,加大存儲(chǔ)深度是必然趨勢(shì)。存儲(chǔ)深度的加大使存儲(chǔ)系統(tǒng)存儲(chǔ)了大量的數(shù)據(jù),眼圖等軟件端分析需要大量的數(shù)據(jù),如何快速連續(xù)的讀出大容量存儲(chǔ)系統(tǒng)的數(shù)據(jù)成為了亟待解決的問(wèn)題。本文提出了一種基于深存儲(chǔ)系統(tǒng)的大容量數(shù)據(jù)快速傳輸模式,解決了軟件端的數(shù)據(jù)讀取緩慢問(wèn)題。本論文將針對(duì)高分辨率示波器的大容量數(shù)據(jù)存儲(chǔ)功能、多核控制同步以及基于大容量存儲(chǔ)系統(tǒng)的快速傳輸模式進(jìn)行研究。本文的研究?jī)?nèi)容主要有:1、基于采集存儲(chǔ)基本原理,從示波器系統(tǒng)的整個(gè)硬件架構(gòu)出發(fā),針對(duì)JESD204B數(shù)據(jù)接收方案對(duì)高速高精度的串行數(shù)據(jù)流處理過(guò)程進(jìn)行了數(shù)據(jù)吞吐量的分析,通過(guò)對(duì)深存儲(chǔ)讀寫(xiě)基本原理的介紹,提出了可行的多核大容量數(shù)據(jù)并行存儲(chǔ)方案。2、基于MIG核接口時(shí)序要求,對(duì)大容量存儲(chǔ)系統(tǒng)進(jìn)行模塊化設(shè)計(jì),利用Xilinx公司提供的針對(duì)DDR3的用戶接口方案MIG（Memory Interface Generator）對(duì)兩組外接存儲(chǔ)器進(jìn)行控制,實(shí)現(xiàn)對(duì)高位寬數(shù)據(jù)的并行存儲(chǔ),通過(guò)對(duì)讀寫(xiě)地址模塊的控制,最終實(shí)現(xiàn)1Gpts的存儲(chǔ)深度。... 

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【學(xué)位級(jí)別】：碩士

【部分圖文】：

深存儲(chǔ)數(shù)據(jù)存儲(chǔ)過(guò)程示意圖

第二章大容量數(shù)據(jù)存儲(chǔ)方案分析13的容量可以實(shí)現(xiàn)緩存2GB甚至更多數(shù)據(jù)的緩存，而且存取數(shù)據(jù)可以實(shí)現(xiàn)上千兆，可以滿足對(duì)前端ADC采樣速度的要求，缺點(diǎn)是需要刷新保存數(shù)據(jù)。通過(guò)綜合比較后，DRAM存儲(chǔ)器符合本次設(shè)計(jì)的要求。同步動(dòng)態(tài)隨機(jī)存儲(chǔ)內(nèi)存(SynchronousDynamicRandomAccessMemory，簡(jiǎn)稱SDRAM)，同步指內(nèi)存工作前需要輸入時(shí)鐘信號(hào)，以時(shí)鐘信號(hào)為基準(zhǔn)進(jìn)行命令和數(shù)據(jù)的傳送；動(dòng)態(tài)指為了數(shù)據(jù)的不丟失需要刷新保存數(shù)據(jù)；隨機(jī)是指數(shù)據(jù)可以在任意地址讀寫(xiě)數(shù)據(jù)，不需要遵循線性依次存儲(chǔ)原則[16]。和SDRAM相比，DDRSDRAM（DoubleDataRateSynchronousDynamicRandomAccessMemory）具有更快讀寫(xiě)速度的存儲(chǔ)器，第三代DDR存儲(chǔ)器最大速度可以達(dá)到2133MHz，常用DDR3SDRAM內(nèi)存顆粒數(shù)據(jù)位寬為16bit，則數(shù)據(jù)傳輸速度可以達(dá)到16bit*2133Mb/s[17]。本次設(shè)計(jì)選擇的FPGA型號(hào)為Virtex-7系列，下圖2-7所示是對(duì)應(yīng)不同BNAK下用戶層的接口傳輸速度[18]。圖2-7Virtex-7存儲(chǔ)器接口速度本次項(xiàng)目選擇的FPGA系列為Virtex-7系列，將速度等級(jí)設(shè)置為-3，將存儲(chǔ)器引腳與HPBANK相連時(shí)，可以看出接口速度是是可以快于1600MHz的，而此次設(shè)計(jì)我們選用的DDR3的雙沿工作頻率為1600MHz。單顆SDRAM的數(shù)據(jù)位寬為16bit，那么對(duì)應(yīng)的處理數(shù)據(jù)速率為1600*16/8=3200SPS。2.3.2存儲(chǔ)方案分析DDR3SDRAM內(nèi)存條和內(nèi)存顆粒數(shù)據(jù)位寬分別為64bit和16bit，突發(fā)長(zhǎng)度選擇為8，則對(duì)應(yīng)的傳輸數(shù)據(jù)位寬分別為64bit*8=512bit和16bit*8=128bit。由小節(jié)

電子科技大學(xué)碩士學(xué)位論文18圖3-2MIG接口結(jié)構(gòu)圖值得FPGA邏輯設(shè)計(jì)者關(guān)注的是用戶接口模塊的設(shè)計(jì)，其它三個(gè)部分內(nèi)部已經(jīng)是集成設(shè)計(jì)。MIG核用戶接口模塊的時(shí)序是規(guī)定好的，根據(jù)時(shí)序要求，用戶只需要對(duì)用戶接口的命令、地址和數(shù)據(jù)進(jìn)行操作，即可實(shí)現(xiàn)對(duì)DDR3的正確讀寫(xiě)。在對(duì)用戶接口的時(shí)序要求做出正確理解之前，首先要對(duì)用戶接口的數(shù)據(jù)傳輸方式有一個(gè)清晰的認(rèn)識(shí)。所以以下分兩部分對(duì)用戶接口做介紹，其一：DDR3的SODIMM模組的數(shù)據(jù)傳輸方式；其二：用戶接口的時(shí)序分析。1.數(shù)據(jù)傳輸模式MIG核為用戶提供了2:1和4:1兩種數(shù)據(jù)傳輸?shù)墓ぷ髂Ｊ�，其�?:1的工作模式指DDR3的工作時(shí)鐘頻率是MIG核工作時(shí)鐘頻率的4倍。兩種模式下，突發(fā)長(zhǎng)度（BurstLength）都設(shè)置為8，只要指定起始地址，內(nèi)存依次自動(dòng)對(duì)后面存儲(chǔ)單元進(jìn)行讀寫(xiě)操作8個(gè)地址的數(shù)據(jù)。由2.3小節(jié)數(shù)據(jù)存儲(chǔ)方案可知，本次設(shè)計(jì)使用了兩組存儲(chǔ)器，每組存儲(chǔ)器的數(shù)據(jù)位寬都是48bit，在突發(fā)模式下，一次讀寫(xiě)操作48*8*2=768bit數(shù)據(jù)。若用戶接口數(shù)據(jù)傳輸模式設(shè)置為2:1，則每次讀寫(xiě)MIG用戶接口的數(shù)據(jù)位寬為384bit，需要兩個(gè)時(shí)鐘周期才能完成一次突發(fā)讀寫(xiě)，此時(shí)MIG核工作時(shí)鐘是DDR3工作時(shí)鐘的一半；若用戶接口數(shù)據(jù)傳輸模式設(shè)置為4:1，每次讀寫(xiě)時(shí)MIG用戶接口的數(shù)據(jù)位寬為768bit一個(gè)時(shí)鐘周期即可完成一次突發(fā)讀寫(xiě)，此時(shí)MIG核工作時(shí)鐘只有DDR3工作時(shí)鐘的1/4。若DDR3工作時(shí)鐘相同，傳輸模式設(shè)置為4:1時(shí)，MIG核工作時(shí)鐘為2:1模式下的1/2，更有利于FPGA內(nèi)部的時(shí)序?qū)崿F(xiàn)。所以在本次設(shè)計(jì)中，數(shù)據(jù)傳輸模式選擇4:1模式。2.MIG接口時(shí)序分析

【參考文獻(xiàn)】：
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本文編號(hào)：3519207