加法器是運(yùn)算器的重要組成部分,其運(yùn)算速度、功耗等將直接影響系統(tǒng)的整體性能,單電子晶體管SET具有功耗低、延遲小等優(yōu)點(diǎn)。在介紹分層CLA加法設(shè)計(jì)的基礎(chǔ)上,從結(jié)構(gòu)和底層電路兩個(gè)方面著手對(duì)于SET的CLA加法器進(jìn)行了優(yōu)化設(shè)計(jì),對(duì)電路進(jìn)行PSpice仿真。結(jié)果表明,優(yōu)化后的電路,晶體管數(shù)更少、功耗更低、延遲更小。 

【文章來源】：科技通報(bào). 2020,36(04)

【文章頁數(shù)】：5 頁

【部分圖文】：

SET基本邏輯門

對(duì)于一個(gè)n位的加法器，其第i位(i=n-1,n-2，…，1,0)求和輸入分別ai和bi，來自低一級(jí)的進(jìn)位輸入為ci，求和輸出為si，為高一級(jí)提供的進(jìn)位輸出為ci+1，則求和輸出信號(hào)si以及進(jìn)位輸出信號(hào)ci+1的表達(dá)式為:圖2 SET基本邏輯門

在一個(gè)n位加法器中(n=2k,k為正整數(shù))，可以將第i位至i+3位的進(jìn)位電路抽離出來(i=4k,k為正整數(shù))，如圖3所示:圖3中的4位進(jìn)位產(chǎn)生電路的邏輯圖如圖4所示，其輸入為pi、pi+1、pi+2、pi+3、gi、gi+1、gi+2、gi+3和ci，根據(jù)式(6)可以得到輸出的進(jìn)位信號(hào)ci+1、ci+2和ci+3，由于進(jìn)位信號(hào)ci+4的表達(dá)式為:

【參考文獻(xiàn)】：
期刊論文
[1]基于互補(bǔ)型SET的通用閾值邏輯門設(shè)計(jì)[J]. 應(yīng)時(shí)彥,孔偉名,肖林榮,王倫耀.  浙江大學(xué)學(xué)報(bào)(理學(xué)版). 2017(04)
[2]基于傳輸電壓開關(guān)理論的單柵極SET電路設(shè)計(jì)[J]. 章專,申屠粟民,魏齊良.  浙江大學(xué)學(xué)報(bào)(理學(xué)版). 2012(03)
[3]一種基于互補(bǔ)型單電子晶體管的全加器電路設(shè)計(jì)[J]. 孫鐵署,蔡理.  電子器件. 2005(02)



本文編號(hào)：3498526