自上世紀(jì)六十年代數(shù)字信號(hào)處理技術(shù)（DSP）問(wèn)世以來(lái),DSP處理器就以其數(shù)字器件特有的穩(wěn)定性、可重復(fù)性、可大規(guī)模集成,特別是可編程性和易于實(shí)現(xiàn)自適應(yīng)處理等特點(diǎn),給信號(hào)處理的發(fā)展帶來(lái)了重大革命。乘法器是高性能數(shù)字信號(hào)處理器芯片中的關(guān)鍵部件,它是進(jìn)行高速計(jì)算特別是信號(hào)處理等方面應(yīng)用時(shí)所必須的,乘法器完成一次乘法操作的周期基本上決定了DSP的主頻。隨著DSP芯片的廣泛應(yīng)用,數(shù)字乘法器作為DSP中的關(guān)鍵部件,其設(shè)計(jì)越來(lái)越受到人們的重視。本文首先討論了32位DSP芯片特有的數(shù)據(jù)格式及浮點(diǎn)運(yùn)算流程,在此基礎(chǔ)上,以減少部分積數(shù)目、加快部分積求和,進(jìn)而提高乘法器運(yùn)算速度為目的,詳細(xì)研究了現(xiàn)代高性能乘法器的基本原理及實(shí)現(xiàn)結(jié)構(gòu),對(duì)乘法算法、乘法器的結(jié)構(gòu)、進(jìn)位傳遞加法器等涉及乘法器設(shè)計(jì)的關(guān)鍵部件進(jìn)行了充分的研究和比較,最終確定了設(shè)計(jì)方案。設(shè)計(jì)中采用改進(jìn)型的Booth編碼技術(shù)減少部分積的生成,以兩個(gè)并行的Wallace樹(shù)型結(jié)構(gòu)相結(jié)合的方式加快部分積的求和,其中采用了新型的4:2壓縮器結(jié)構(gòu)進(jìn)一步提高運(yùn)算速度,最后的真值采用先行進(jìn)位加法器求出。整個(gè)設(shè)計(jì)過(guò)程根據(jù)數(shù)字電路設(shè)計(jì)的Top-Down流程進(jìn)行自上而下的正向設(shè)計(jì)... 

【文章來(lái)源】：西安電子科技大學(xué)陜西省 211工程院校 教育部直屬院校

【文章頁(yè)數(shù)】：82 頁(yè)

【學(xué)位級(jí)別】：碩士

【部分圖文】：

浮點(diǎn)乘法流程圖

高性能 DSP 中 32 位浮點(diǎn)乘法器的設(shè)計(jì)與實(shí)現(xiàn)數(shù)的最低位開(kāi)始，用乘數(shù)的每位去乘被乘數(shù)，產(chǎn)生部分積（為“0”或被），將得到的部分積按算術(shù)權(quán)值對(duì)齊并進(jìn)行相加，就得到了乘法計(jì)算的結(jié)在權(quán)值對(duì)齊過(guò)程中需要對(duì)產(chǎn)生的部分積進(jìn)行右移，故稱為移位加乘法。，在計(jì)算過(guò)程中，需要相加的部分積的個(gè)數(shù)等于乘數(shù)的字長(zhǎng)。設(shè) A、B被乘數(shù)和乘數(shù)，n 1 n2 1 0A a a a a L ，n 1 n2 1 0B b b bb L 。當(dāng)數(shù)據(jù)采用原碼一個(gè) 4×4 位的乘法計(jì)算過(guò)程如圖 3.1 中所示，得到一個(gè) 8 位的乘積。

累加寄存器右移adder存器圖 3.3 移位加乘法器示意圖列乘法器算的速度，出現(xiàn)了并行乘法器，其特點(diǎn)操作在一個(gè)周期內(nèi)完成成為可能。最簡(jiǎn)器中包含多個(gè)加法器和部分積產(chǎn)生器，決定了每個(gè)周期可以被減少的部分積數(shù)圖 3.4。

【參考文獻(xiàn)】：
期刊論文
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本文編號(hào)：3491148