發(fā)布時(shí)間：2021-11-08 23:18

　　在過去幾十年中,人們主要通過不斷的縮小CMOS技術(shù)的工藝尺寸的方式,來提高芯片的性能和集成密度,并降低功耗。然而,隨著CMOS器件尺寸越來越接近其物理極限,對(duì)具有與傳統(tǒng)CMOS不同工作原理的新型器件的探索需求不斷增加。近年來,許多努力致力于研究基于下一代新型非易失性存儲(chǔ)器（Emerging non-volatile memory）的類腦神經(jīng)形態(tài)計(jì)算技術(shù),如:阻變存儲(chǔ)器,相變存儲(chǔ)器和磁存儲(chǔ)器等。其中,憶阻具有高速、高密度、低功耗、易集成、與CMOS工藝兼容等優(yōu)點(diǎn),且被認(rèn)為可以精確模擬突觸可塑性行為,因此,極具潛力成為神經(jīng)形態(tài)計(jì)算系統(tǒng)中的基本突觸單元。具有模擬特性的憶阻器陣列能夠進(jìn)行并行的矩陣向量乘法運(yùn)算和權(quán)重更新操作,這可以顯著的縮短人工神經(jīng)網(wǎng)絡(luò)算法的訓(xùn)練時(shí)間。但是,非理想的憶阻器件模擬性能往往會(huì)對(duì)神經(jīng)網(wǎng)絡(luò)學(xué)習(xí)的準(zhǔn)確性造成影響。因此,闡明憶阻器件的非理想模擬特性對(duì)神經(jīng)網(wǎng)絡(luò)學(xué)習(xí)準(zhǔn)確性的影響規(guī)律,對(duì)于進(jìn)一步優(yōu)化器件性能、發(fā)展相應(yīng)網(wǎng)絡(luò)硬件算法,至關(guān)重要。本文首先基于憶阻器件模擬特性的實(shí)驗(yàn)數(shù)據(jù),統(tǒng)計(jì)建立了憶阻器電導(dǎo)漸變曲線的數(shù)學(xué)模型,并通過模型中的參數(shù)擬合來量化憶阻器的非理想特性參數(shù)。其次,為了... 

【文章來源】：華中科技大學(xué)湖北省 211工程院校 985工程院校 教育部直屬院校

【文章頁數(shù)】：66 頁

【學(xué)位級(jí)別】：碩士

【部分圖文】：

（a）四種基本電路元件[9]

圖 1-1（a）四種基本電路元件[9]，（b）Pt/TiO2-x/Pt 憶阻器件 I-V 曲線[9]，越來越多的研究人員開始轉(zhuǎn)向憶阻器的研究，并且在各種不同的發(fā)現(xiàn)了憶阻現(xiàn)象。隨著研究的深入，研究人員對(duì)不同材料中的阻變認(rèn)識(shí)和理解，并建立了各種不同物理模型來解釋憶阻現(xiàn)象，其中被模型是導(dǎo)電細(xì)絲模型和非導(dǎo)電細(xì)絲模型。

6圖 1-3（a）一層感知機(jī)與 1T1R 陣列映射關(guān)系（b）輸入信息編碼方式[32]上述文獻(xiàn)實(shí)現(xiàn)的網(wǎng)絡(luò)比較簡(jiǎn)單，只有一層，不存在層與層之間的通信，同時(shí)的任務(wù)比較簡(jiǎn)單，也沒有考慮正負(fù)權(quán)重與憶阻器件電導(dǎo)之間的映射方式。下馬薩諸塞大學(xué)楊建華團(tuán)隊(duì)的研究工作[33]，簡(jiǎn)單介紹下層間通信與正負(fù)權(quán)重表 1-4（b）所示，為了實(shí)現(xiàn)正負(fù)權(quán)重表示，首先將憶阻器陣列擴(kuò)展一倍，一部?jī)?chǔ)正的權(quán)重，一部分用于存儲(chǔ)負(fù)的權(quán)重，然后在輸入信息時(shí)，兩部分權(quán)重對(duì)別輸入相反的電壓信號(hào)。為了實(shí)現(xiàn)層間通信，在每一層的輸出行上設(shè)計(jì)相應(yīng)路，可以將加權(quán)求和的電流轉(zhuǎn)換為電壓信號(hào)，并實(shí)現(xiàn)線性和帶有閾值的激活函作為下一層的輸入電壓信號(hào)。此種方式，將輸入信息編碼為了電壓的幅值，周期便能完成加權(quán)求和過程。但是，由于憶阻器件的非線性 I-V 特性，采用的編碼往往會(huì)對(duì)加權(quán)求和的電流產(chǎn)生較大的計(jì)算誤差，并且神經(jīng)元電路相對(duì)


本文編號(hào)：3484212