數(shù)字信號處理器（DSP）常常需要處理不同精度的運算。低位寬的數(shù)字信號處理器進行高精度運算時,由于需要運算的拆分,速度較慢。而在高位寬的數(shù)字信號處理器中,雖然速度快,但是用在處理低精度運算時,其效能比較低。本文提出了一種可配置的多核DSP設(shè)計方法,根據(jù)計算精度的不同,能夠被配置成4個核獨立運算、每2個核一起或者4個核一起拼接進行運算,在不同精度下都能保證較高的性能。課題首先改進并完成一個16位DSP、1個128位的向量ALU和1個64位的向量MAC的設(shè)計。改進數(shù)字信號處理器的數(shù)據(jù)通路設(shè)計,使用向量ALU和MAC代替?zhèn)鹘y(tǒng)的32位標量加法器和16位標量乘法器。在行為級、RTL級和門級電路上采用了多種低功耗技術(shù),有效地降低了多核DSP的功耗。課題搭建了一個性能仿真環(huán)境與功耗分析平臺,完成處理器的后端設(shè)計流程。8個8×8的矩陣乘法程序驗證了多核架構(gòu)的性能�；贜anosim的功耗分析表明多核數(shù)字信號處理器可以低功耗的工作。 

【文章來源】：上海交通大學(xué)上海市 211工程院校 985工程院校 教育部直屬院校

【文章頁數(shù)】：80 頁

【學(xué)位級別】：碩士

【部分圖文】：

運算數(shù)據(jù)寬度為DSP核位寬的2倍時乘法運算Fig.1-1MultiplicationwhendatawidthistwotimestheDSPwidth

圖 1-1 運算數(shù)據(jù)寬度為 DSP 核位寬的 2 倍時乘法運算g. 1-1 Multiplication when data width is two times the DSP width

構(gòu)于 4 個 16 位內(nèi)核 DSP，1 個 64 位向量乘加器和 1 個每個核都有單獨的程序和數(shù)據(jù)存儲空間。如圖 3-1 為核編號分別為 core1、core2、core3 和 core4，MAC 為 U 分為 4 個部分，分別為 ALU1、ALU2、ALU3 和 ALU 的不同 32 位的部分。每個內(nèi)核都支持雙操作數(shù)的此一次最多能夠提供 2 個 16 位的數(shù)據(jù)或者 1 個 32 位以工作在 3 種不同的模式，16 位模式：每個核互不干能夠進行雙 16 位和 32 位的 ALU 運算或者 16 位乘加兩分組進行拼接，能夠一次完成 64 位 ALU 運算或者 ：4 個核進行拼接在一起，能夠一次完成 128 位的 A。其中 core1 和 core2 可以進行 32 位模式拼接，core3位模式拼接，core1、core2 的拼接與 core3、core4 的拼 核需要一起才能進行 64 位模式的拼接。


本文編號：3469263