本文關(guān)鍵詞：基于FPGA的USB3.0中擾碼及解擾碼電路設(shè)計(jì)，由筆耕文化傳播整理發(fā)布。

【摘要】：USB2.0(Universal Serial Bus 2.0,通用串行總線)接口廣泛應(yīng)用于計(jì)算機(jī)和外部設(shè)備連接。隨著傳輸數(shù)據(jù)文件的不斷增大,現(xiàn)有的USB2.0的傳輸速率已經(jīng)無法滿足海量數(shù)據(jù)文件的傳輸帶寬要求。2008年, Intel、TI、NEC等公司推出了新一代USB標(biāo)準(zhǔn)—USB3.0,其傳輸速率是USB2.0的十倍,最大傳輸帶寬可達(dá)5Gbps。USB3.0向下完美兼容USB2.0,而且比USB2.0傳輸效率更高、功耗更低�，F(xiàn)在越來越多的計(jì)算機(jī)和電子設(shè)備配置了USB3.0接口。本文的主要內(nèi)容是利用FPGA來設(shè)計(jì)USB3.0物理層中擾碼和解擾碼電路。論文首先介紹了課題的研究背景以及本文所要設(shè)計(jì)的擾碼和解擾碼電路的研究現(xiàn)狀,然后分析了USB3.0的總體架構(gòu)和USB3.0物理層的主要功能模塊。由于論文采用FPGA來設(shè)計(jì)擾碼電路,論文還對(duì)FPGA相關(guān)內(nèi)容進(jìn)行了介紹,包括FPGA的結(jié)構(gòu)特點(diǎn)和FPGA設(shè)計(jì)電路的流程。本文根據(jù)USB3.0物理層中擾碼及解擾碼電路設(shè)計(jì)要求,結(jié)合FPGA特點(diǎn)和設(shè)計(jì)原則,使用Verilog設(shè)計(jì)了RTL級(jí)并行擾碼電路和解擾碼電路,并對(duì)設(shè)計(jì)進(jìn)行了功能仿真驗(yàn)證,最后將電路下載FPGA芯片中進(jìn)行測(cè)試,利用FPGA內(nèi)嵌邏輯分析儀SignalTap實(shí)時(shí)測(cè)試電路調(diào)試結(jié)果,驗(yàn)證結(jié)果符合設(shè)計(jì)預(yù)期。
【關(guān)鍵詞】：USB3.0 物理層 擾碼 FPGA
【學(xué)位授予單位】：安徽大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2016
【分類號(hào)】：TP334.7
【目錄】：

• 摘要3-4
• Abstract4-7
• 第一章 緒論7-10
• 1.1 研究背景和意義7-8
• 1.2 研究現(xiàn)狀8
• 1.3 主要研究?jī)?nèi)容及章節(jié)安排8-9
• 1.4 研究難點(diǎn)和技術(shù)路線9-10
• 第二章 USB3.0接口介紹10-23
• 2.1 USB3.0簡(jiǎn)介10-16
• 2.1.1 USB3.0接口架構(gòu)10-12
• 2.1.2 USB3.0數(shù)據(jù)傳輸線12
• 2.1.3 USB3.0數(shù)據(jù)包12-13
• 2.1.4 USB3.0數(shù)據(jù)流模式13-14
• 2.1.5 USB3.0與USB2.0對(duì)比14-16
• 2.2 USB3.0物理層結(jié)構(gòu)16-18
• 2.3 物理層主要功能模塊18-23
• 2.3.1 時(shí)鐘產(chǎn)生模塊18
• 2.3.2 數(shù)據(jù)編解碼18-20
• 2.3.3 彈性緩沖器20
• 2.3.4 數(shù)據(jù)時(shí)鐘恢復(fù)20-21
• 2.3.5 高速串并轉(zhuǎn)換道路21-23
• 第三章 擾碼及解擾碼電路設(shè)計(jì)23-45
• 3.1 FPGA簡(jiǎn)單介紹23-25
• 3.1.1 FPGA的基本結(jié)構(gòu)23
• 3.1.2 FPGA特點(diǎn)介紹23-24
• 3.1.3 FPGA的開發(fā)設(shè)計(jì)流程24-25
• 3.2 擾解碼電路介紹25-26
• 3.2.1 擾解碼電路的作用和原理25
• 3.2.2 擾碼電路分類25-26
• 3.3 擾碼電路的幾種實(shí)現(xiàn)方法26-30
• 3.3.1 串行擾碼26-27
• 3.3.2 并行擾碼27-28
• 3.3.3 基于ROM的擾碼28-29
• 3.3.4 稀疏矩陣并行擾碼29-30
• 3.4 USB3.0中擾碼電路設(shè)計(jì)30-45
• 3.4.1 擾碼電路原理和規(guī)則30-33
• 3.4.2 擾碼電路設(shè)計(jì)方案探討33-34
• 3.4.3 8位并行擾碼電路的設(shè)計(jì)34-41
• 3.4.4 16位并行擾碼電路的設(shè)計(jì)41-45
• 第四章 擾碼電路的仿真與測(cè)試45-49
• 4.1 擾碼電路的仿真45-47
• 4.1.1 8位并行擾碼電路的仿真45-46
• 4.1.2 16位并行擾碼電路的仿真46-47
• 4.2 擾碼電路的板級(jí)測(cè)試47-49
• 第五章 總結(jié)與展望49-51
• 5.1 總結(jié)49
• 5.2 展望49-51
• 致謝51-52
• 圖表目錄52-54
• 參考文獻(xiàn)54-56

【參考文獻(xiàn)】

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本文編號(hào)：345923