發(fā)布時(shí)間：2021-10-07 09:27

　　“存儲(chǔ)墻”問題是當(dāng)前限制處理器性能提高的一個(gè)主要因素,而多核處理器的出現(xiàn)不僅沒有解決這個(gè)問題,反而對(duì)存儲(chǔ)系統(tǒng)帶來了更大的挑戰(zhàn)。如何減少存儲(chǔ)器訪問延遲對(duì)計(jì)算機(jī)性能的影響是計(jì)算機(jī)系統(tǒng)設(shè)計(jì)者無法回避的問題。長(zhǎng)期以來,處理器設(shè)計(jì)者一直致力于提高處理器的指令級(jí)并行,利用處理器的計(jì)算時(shí)間來隱藏存儲(chǔ)器訪問延遲。但隨著處理器和存儲(chǔ)器之間性能差距的不斷擴(kuò)大,處理器的計(jì)算時(shí)間已經(jīng)無法滿足隱藏訪存延遲的需要,處理器必須停頓等待存儲(chǔ)器訪問返回的結(jié)果,從而出現(xiàn)處理器的計(jì)算時(shí)間被訪存請(qǐng)求打斷成很多個(gè)計(jì)算階段的現(xiàn)象,并且處理器等待存儲(chǔ)器訪問時(shí)間占整個(gè)程序執(zhí)行時(shí)間的比重越來越大。借鑒指令級(jí)并行的思想,人們開始思考如何將多個(gè)長(zhǎng)延遲外部訪存重疊執(zhí)行,從而形成了存儲(chǔ)級(jí)并行（Memory-level parallelism,MLP）的思想。存儲(chǔ)級(jí)并行技術(shù)通過多個(gè)存儲(chǔ)器訪問重疊執(zhí)行來隱藏存儲(chǔ)器訪問延遲,以減少處理器因存儲(chǔ)器訪問而停頓的時(shí)間,提高處理器的性能。存儲(chǔ)級(jí)并行已經(jīng)成為當(dāng)前計(jì)算機(jī)體系結(jié)構(gòu)研究的一個(gè)新熱點(diǎn)。本文在對(duì)現(xiàn)有存儲(chǔ)級(jí)并行技術(shù)深入分析及系統(tǒng)研究的基礎(chǔ)上,首先通過建立支持存儲(chǔ)級(jí)并行的系統(tǒng)性能分析模型,研究了存儲(chǔ)級(jí)并行系... 

【文章來源】：國(guó)防科技大學(xué)湖南省 211工程院校 985工程院校

【文章頁(yè)數(shù)】：139 頁(yè)

【學(xué)位級(jí)別】：博士

【文章目錄】：
摘要
Abstract
第一章 緒論
    1.1 研究背景與選題意義
        1.1.1 存儲(chǔ)墻問題
        1.1.2 多核處理器對(duì)存儲(chǔ)系統(tǒng)提出了更高的要求
        1.1.3 應(yīng)對(duì)“存儲(chǔ)墻”問題的傳統(tǒng)解決方法
    1.2 存儲(chǔ)級(jí)并行的提出
    1.3 研究?jī)?nèi)容與創(chuàng)新點(diǎn)
        1.3.1 研究?jī)?nèi)容
        1.3.2 主要工作和創(chuàng)新點(diǎn)
    1.4 論文結(jié)構(gòu)
第二章 存儲(chǔ)級(jí)并行與處理器微體系結(jié)構(gòu)
    2.1 問題的提出
    2.2 存儲(chǔ)級(jí)并行的幾個(gè)基本問題
        2.2.1 存儲(chǔ)級(jí)并行的定義
        2.2.2 存儲(chǔ)級(jí)并行的研究范疇及幾個(gè)基本概念
        2.2.3 存儲(chǔ)級(jí)并行對(duì)程序執(zhí)行性能的影響
        2.2.4 存儲(chǔ)級(jí)并行的提升空間
    2.3 限制處理器存儲(chǔ)級(jí)并行的主要因素
        2.3.1 指令流出隊(duì)列和ROB 的大小
        2.3.2 串行化指令
        2.3.3 取指失效和分支預(yù)測(cè)失敗
        2.3.4 Load 指令流出策略
        2.3.5 Cache 失效處理機(jī)制
    2.4 提高處理器存儲(chǔ)級(jí)并行的技術(shù)
        2.4.1 擴(kuò)展指令窗口
        2.4.2 數(shù)據(jù)預(yù)取與推測(cè)執(zhí)行
        2.4.3 片上存儲(chǔ)系統(tǒng)
        2.4.4 多線程處理器
        2.4.5 多核處理器
    2.5 小結(jié)
第三章 面向存儲(chǔ)級(jí)并行的系統(tǒng)性能分析與建模
    3.1 MLP-CM：面向存儲(chǔ)級(jí)并行的微處理器性能分析模型
        3.1.1 研究背景
        3.1.2 存儲(chǔ)級(jí)并行處理器的性能分析
        3.1.3 模型驗(yàn)證
    3.2 MLP-MM：面向存儲(chǔ)級(jí)并行的存儲(chǔ)系統(tǒng)性能分析
        3.2.1 研究背景
        3.2.2 MHA 結(jié)構(gòu)入口數(shù)目的分析
        3.2.3 實(shí)驗(yàn)設(shè)置
        3.2.4 高存儲(chǔ)級(jí)并行對(duì)存儲(chǔ)結(jié)構(gòu)的需求
    3.3 小結(jié)
第四章 Runahead 執(zhí)行指令流出優(yōu)化方法
    4.1 背景介紹
        4.1.1 Runahead 執(zhí)行
        4.1.2 相關(guān)工作
    4.2 Runahead 執(zhí)行問題分析
        4.2.1 Runahead 執(zhí)行的能耗問題
        4.2.2 Runahead 執(zhí)行中的無效指令
    4.3 減少Runahead 執(zhí)行中無效指令的方法
        4.3.1 減少浮點(diǎn)程序無效指令的方法
        4.3.2 減少整數(shù)程序無效指令的方法
        4.3.3 算法實(shí)現(xiàn)
        4.3.4 硬件開銷
    4.4 實(shí)驗(yàn)結(jié)果與分析
        4.4.1 實(shí)驗(yàn)方法
        4.4.2 實(shí)驗(yàn)結(jié)果
    4.5 小結(jié)
第五章 面向存儲(chǔ)級(jí)并行的多核處理器MHA 管理
    5.1 背景介紹
        5.1.1 共享Cache 劃分
        5.1.2 存儲(chǔ)器帶寬管理
        5.1.3 Cache 失效處理器結(jié)構(gòu)
    5.2 共享Cache 中MHA 的失效沖突調(diào)度
        5.2.1 MHA 對(duì)單核處理器存儲(chǔ)級(jí)并行的提高
        5.2.2 多核處理器在MHA 中的存儲(chǔ)級(jí)并行沖突
        5.2.3 MHA 沖突對(duì)系統(tǒng)產(chǎn)出率的影響
        5.2.4 MHA 沖突對(duì)系統(tǒng)公平性的影響
    5.3 支持存儲(chǔ)級(jí)并行的MHA 調(diào)度算法
        5.3.1 當(dāng)前Cache 失效請(qǐng)求組的生成
        5.3.2 存儲(chǔ)級(jí)并行敏感的組內(nèi)調(diào)度
        5.3.3 PGMHA 的實(shí)現(xiàn)
        5.3.4 調(diào)度示例
    5.4 實(shí)驗(yàn)結(jié)果
        5.4.1 實(shí)驗(yàn)平臺(tái)介紹
        5.4.2 評(píng)價(jià)方法
        5.4.3 測(cè)試用例介紹
        5.4.4 實(shí)驗(yàn)結(jié)果
    5.5 小結(jié)
第六章 面向存儲(chǔ)級(jí)并行的虛通道SDRAM 訪存調(diào)度器研究
    6.1 研究背景
        6.1.1 DDR2 SDRAM 存儲(chǔ)器
        6.1.2 SDRAM 訪存操作時(shí)序要求
        6.1.3 訪存調(diào)度基本限制
    6.2 存儲(chǔ)級(jí)并行與存儲(chǔ)器
        6.2.1 存儲(chǔ)級(jí)并行與多體存儲(chǔ)器
        6.2.2 高存儲(chǔ)級(jí)并行處理器對(duì)存儲(chǔ)器的需求
    6.3 面向存儲(chǔ)級(jí)并行的虛通道訪存調(diào)度器
        6.3.1 多體虛通道的基本思想
        6.3.2 基于虛通道的訪存調(diào)度器結(jié)構(gòu)
        6.3.3 基于索引虛通道的訪存調(diào)度器
        6.3.4 LWT-RF 訪存調(diào)度策略與防餓死機(jī)制
        6.3.5 調(diào)度算法實(shí)現(xiàn)
    6.4 LWT-RF 訪存調(diào)度策略性能評(píng)測(cè)
        6.4.1 實(shí)驗(yàn)設(shè)置
        6.4.2 虛通道（存儲(chǔ)體）數(shù)對(duì)調(diào)度時(shí)間的影響
        6.4.3 存儲(chǔ)器的體數(shù)對(duì)高存儲(chǔ)級(jí)并行處理器性能的影響
    6.5 小結(jié)
第七章 結(jié)論與展望
    7.1 論文工作的創(chuàng)新點(diǎn)和總結(jié)
    7.2 課題研究展望
致謝
參考文獻(xiàn)
作者在學(xué)期間取得的學(xué)術(shù)成果
作者在學(xué)期間參加的科研項(xiàng)目


【參考文獻(xiàn)】：
博士論文
[1]CC-NUMA系統(tǒng)存儲(chǔ)體系結(jié)構(gòu)關(guān)鍵技術(shù)研究[D]. 潘國(guó)騰.國(guó)防科學(xué)技術(shù)大學(xué) 2007



本文編號(hào)：3421784