時(shí)下第五代移動通信技術(shù)5G成為全球焦點(diǎn),而超高速的數(shù)模轉(zhuǎn)換器（Digital to Analog Converter,DAC）以及模數(shù)轉(zhuǎn)換器（Analog to Digital Converter,ADC）的采樣率、分辨率和傳輸速度是影響5G通信技術(shù)里高數(shù)據(jù)速率等高性能目標(biāo)的關(guān)鍵因素,固態(tài)技術(shù)協(xié)會（JEDEC）推出的JESD204B高速數(shù)據(jù)傳輸接口可以解決DAC/ADC芯片的傳輸速度,使之擁有更高的采樣率,實(shí)現(xiàn)高性能和低功耗的設(shè)計(jì)需要。為了提高帶有確定性延遲數(shù)據(jù)的傳輸速度及增大帶寬,實(shí)現(xiàn)數(shù)據(jù)的快速準(zhǔn)確,對基于 40nm CMOS（Complementary Metal Oxide Semiconductor）工藝數(shù)字標(biāo)準(zhǔn)單元庫的一款8GS/s 14-bit DAC芯片采用8通道的JESD204B接收器設(shè)計(jì)實(shí)現(xiàn)高速接口的數(shù)據(jù)傳輸。該JESD204B接收端接口實(shí)現(xiàn)每通道16位數(shù)據(jù)輸出,工作時(shí)鐘是500MHz,接收器版圖面積為2.06mm2,完成的主要工作如下:（1）JESD204B接收端高速接口的設(shè)計(jì)實(shí)現(xiàn),包括對于端口的定義、模塊的組成劃分、工作原理及Verilog代碼的編寫實(shí)現(xiàn),并對接收... 

【文章來源】：中國科學(xué)院大學(xué)(中國科學(xué)院大學(xué)人工智能學(xué)院)北京市

【文章頁數(shù)】：84 頁

【學(xué)位級別】：碩士

【部分圖文】：

圖１．１?ＡＤ９６８０芯片電路結(jié)構(gòu)??Ｆｉｇｕｒｅ?１．１?ＡＤ９６８０?Ｃｈｉｐ?ｃｉｒｃｕｉｔ?ｓｔｒｕｃｔｕｒｅ??如圖１．２所示，由ＡＤＩ利用ＪＥＳＤ２０４Ｂ協(xié)議接口技術(shù)研發(fā)流片市場的??

?基于ＵＶＭ的ＪＥＳＤ２０４Ｂ高速串行接口的設(shè)計(jì)與實(shí)現(xiàn)???的可接受通道速率。通過ＳＹＳＲＥＦ和ＳＹＮＣＩＮＢ兩種輸入引腳對多器件同步進(jìn)行??支持。如圖１．１所示：??ＡＶＤＤ１?ＡＶＤＤ２?ＡＶＤＤ３?ＡＶＤ０１＿ＳＲ?ＤＶＤＤ?ＤＲＶＯＯ?ＳＰＩＶＤＤ??（１．２５Ｖ）?（２ｇ／）?（３ｇ〇?（１．ｇＶ）?（１，ｇＶ）?（１．ｇＶ）?（１．８Ｖｇ３．３Ｖ）??Ｉ?ＢＵＦＦＥＲ???ＦＤ－ＡＯ＾＾ｈ?＇：???ｉ＿＿？?ｆ?｜｜?｜４?ＳＥＲＤＯＵＴＯｔ??Ｔ?．?ＤＤＣ?＾?＾?§??ＶＩＮ＋Ｂ?ＣＨ＾ｓ?／?ＡＤＣ?Ｖ—－￣Ｍ?／?Ｘ??Ｖ�。危撸拢ぃ矗蓿粒茅枺遥�?ｋ?Ｔ?＾??｜ＢＵＦＦＥＲ?；?ｒ＾ｉｂｎ?：??ＶＪＰ〇〇?ｌＡＲ＾＇ＳＴ￡ＲＳｒ???：?＊?Ｉ＇?ｌ?｜?ＤＥＴａＣＴ??ｒｉｎ?；＾Ｐ＾ｒｉＳＹＮＣ，ＮＢ１??ＧＥＮＥＲＡＴＩＯＮ?Ｃ（＞＾ｒｒｙ＞Ｌ?［＾－ＱＳＹＳＲＥＦｌ??ＣＬＫ－＆ｔ＞?｜?ＳＰ？?ＣＯＮＴＲＯＬ?ｌ?＿??１?——＼?ＡＤ９６８０?ＹＳＴＢＹ??■ｏ?ｏ—ｏ—ｏ一６－－－０?１?震??ＡＧＮＤ?ＤＲＧＮＤ?ＤＧＮＤ?ＳＤＩＯ?ＳＣＬＫ?ＣＳＢ?｜??圖１．１?ＡＤ９６８０芯片電路結(jié)構(gòu)??Ｆｉｇｕｒｅ?１．１?ＡＤ９６８０?Ｃｈｉｐ?ｃｉｒｃｕｉｔ?ｓｔｒｕｃｔｕｒｅ??如圖１．２所示，由ＡＤＩ利用ＪＥＳＤ２０４Ｂ協(xié)議接口技術(shù)研發(fā)流片市場的??ＡＤ９２５０，它是雙通道１４位采樣率并且支持子類１確定性延遲功能的２５０Ｍ的??ＡＤＣ［１４】。這款芯片芯片能夠?qū)崿F(xiàn)多個(gè)通道的對齊同步，它支持通道鏈路選擇使??用為１或２，

?基于ＵＶＭ的ＪＥＳＤ２０４Ｂ高速串行接口的設(shè)計(jì)與實(shí)現(xiàn)???計(jì)了一個(gè)集成了兩個(gè)基于ｊｅｓｄ２０４ｂ的ＡＤＣ的數(shù)據(jù)采集系統(tǒng)，如圖１．６所示，并??利用確定性延遲進(jìn)行控制，提出了一種基于ＦＰＧＡ的通用的、靈活的同步方法。??該方法可以在頻率小于１．?８ＧＨｚ的情況下，穩(wěn)定地保持兩個(gè)２．?５Ｇｂｐｓ的ＡＤＣ在１７ｐｓ??到２２ｐｓ之間＿。??Ｔｒａｎｓｍｉｔｔｅｒ?：二：：二：：Ｒｅｃｅｉｖｅｒ??Ｉ??ｒＡＤＣ?Ｆｒａｍｅ?Ｌａｎｅ?ＳｅｒＬ?Ａｇ＇ｃ／．．?Ｒｘ?Ｆ〇ｅ＇??Ｃｏｒｅ?Ａｌｉｇｎ?ｐＨｙ?ＥＱ?Ｂｕｆｆｅｒ?Ｆｒａｍｅ??Ｎ??????＿－－丨—丨丨？廣??圖１．６確定性延遲的說明??Ｆｉｇｕｒｅ?１．６?Ｄｅｓｃｒｉｐｔｉｏｎ?ｏｆ?ｄｅｔｅｒｍｉｎｉｓｔｉｃ?ｄｅｌａｙ??２０１７?年?Ｙｕ?Ｗａｎｇ?等在《Ａｄｖａｎｃｅｓ?ｉｎ?Ｃｏｍｐｕｔｅｒ?Ｓｃｉｅｎｃｅ?Ｒｅｓｅａｒｃｈ》發(fā)表的??《Ｔｈｅ?Ｄｅｓｉｇｎ?ｏｆ?Ｈｉｇｈ?Ｓｐｅｅｄ?Ｄａｔａ?Ａｃｑｕｉｓｉｔｉｏｎ?Ｓｙｓｔｅｍ?Ｂａｓｅｄ?ｏｎ?ＪＥＳＤ２０４Ｂ》，??該設(shè)計(jì)基于經(jīng)典的ＦＰＧＡ＋ＤＳＰ＋ＡＤＣ結(jié)構(gòu)的數(shù)據(jù)采集系統(tǒng)，如圖１．?７。高速ＡＤＣ是??基于ＪＥＳＤ２０４Ｂ接口的四層兩通道的高速ＡＤＣ，可以滿足高速采集、八通道高速??采樣的要求。有效地解決了傳統(tǒng)數(shù)據(jù)采集并行傳輸中的各種問題［１９］。??？?Ｋ??ｋ?－＾＿＿，??８?＼?ＡＤＣ?ＪＥＳＤ２０４Ｂ；?ＦＰＧＡ?■＊??？?ＤＳＰ??ｌ．Ｃｈ＾／?ｘ４??＿?ＳＫＩＰ?ｔ??ｌ?＾?ｔ?ｔ?ｊ?＇??ＰＸＡＳＨ?ＨＤＭＩ?

【參考文獻(xiàn)】：
期刊論文
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碩士論文
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本文編號：3411186