加法器是數(shù)字系統(tǒng)中的一個重要部件,在FPGA中設(shè)計加法器時如何提高多位加法器的運算速度是一個關(guān)鍵問題。根據(jù)FPGA邏輯單元的特點,并利用單片設(shè)計中富裕的邏輯單元構(gòu)建出并行設(shè)計,能夠有效地縮短最長路徑的運算級數(shù)。通過對16位加法器的設(shè)計,從"串行設(shè)計"方案到"逐級分解進(jìn)位選擇"方案,依次研究了16位加法器的FPGA優(yōu)化設(shè)計過程。研究結(jié)果表明,逐級分解進(jìn)位選擇與串行設(shè)計相比,雖然FPGA邏輯單元的使用量由31個增加到66個,增加了1.13倍,但信號的最長路徑由16級運算縮短為5級運算,減少了68.75%,性能大為提高。 

【文章來源】：工業(yè)和信息化教育. 2020,(08)

【文章頁數(shù)】：4 頁

【部分圖文】：

16位加法器的串行設(shè)計

對串行加法器的初步改進(jìn)

并串結(jié)合的加法器設(shè)計

【參考文獻(xiàn)】：
碩士論文
[1]基于65nm CMOS工藝10GHz超前進(jìn)位加法器設(shè)計[D]. 李潔.西安電子科技大學(xué) 2009



本文編號：3399254