加法器是數(shù)字系統(tǒng)中的一個(gè)重要部件,在FPGA中設(shè)計(jì)加法器時(shí)如何提高多位加法器的運(yùn)算速度是一個(gè)關(guān)鍵問(wèn)題。根據(jù)FPGA邏輯單元的特點(diǎn),并利用單片設(shè)計(jì)中富裕的邏輯單元構(gòu)建出并行設(shè)計(jì),能夠有效地縮短最長(zhǎng)路徑的運(yùn)算級(jí)數(shù)。通過(guò)對(duì)16位加法器的設(shè)計(jì),從"串行設(shè)計(jì)"方案到"逐級(jí)分解進(jìn)位選擇"方案,依次研究了16位加法器的FPGA優(yōu)化設(shè)計(jì)過(guò)程。研究結(jié)果表明,逐級(jí)分解進(jìn)位選擇與串行設(shè)計(jì)相比,雖然FPGA邏輯單元的使用量由31個(gè)增加到66個(gè),增加了1.13倍,但信號(hào)的最長(zhǎng)路徑由16級(jí)運(yùn)算縮短為5級(jí)運(yùn)算,減少了68.75%,性能大為提高。 

【文章來(lái)源】：工業(yè)和信息化教育. 2020,(08)

【文章頁(yè)數(shù)】：4 頁(yè)

【部分圖文】：

16位加法器的串行設(shè)計(jì)

對(duì)串行加法器的初步改進(jìn)

并串結(jié)合的加法器設(shè)計(jì)

【參考文獻(xiàn)】：
碩士論文
[1]基于65nm CMOS工藝10GHz超前進(jìn)位加法器設(shè)計(jì)[D]. 李潔.西安電子科技大學(xué) 2009



本文編號(hào)：3399254