隨著移動芯片以及諸多功耗限制型集成電路應用的快速發(fā)展,如何減少芯片的功耗成為超大規(guī)模集成電路（Very Large Scale Integration Circuit,VLSI）設計的重要挑戰(zhàn)。其中,靜態(tài)隨機存儲器（Static Random Access Memory,SRAM）因其運算性能方面的優(yōu)越性而被廣泛應用于各種處理器的緩存和片上系統(tǒng)（System On Chip,SOC）中的嵌入式存儲器,因此對于SRAM的低功耗設計成為研究的熱點。同時,SRAM作為一種易失性存儲器,在掉電情況下存儲的數(shù)據(jù)會丟失。本文設計了一種低功耗和非易失性SRAM（nonvolatile Static Random Access Memory,nvSRAM）電路結構,電路在SRAM處于閑置狀態(tài)時候通過關斷電源可以實現(xiàn)這一階段零泄漏的靜態(tài)功耗。本文主要工作如下:在非易失性設計的基礎上,結合阻變隨機存儲器（Resistive Random Access Memory,RRAM）,本文提出了一種采用多次復用策略的7T1R nvSRAM單元。這一復用策略單元中的部分晶體管扮演多重角色,以實現(xiàn)面積上的優(yōu)化。除此之... 

【文章來源】：安徽大學安徽省 211工程院校

【文章頁數(shù)】：59 頁

【學位級別】：碩士

【部分圖文】：

SRAM陣列結構圖

如圖2.2顯示了一種電壓鎖存型靈敏放大器電路結構[19]。其中位線BL和BLB被連接至靈敏放大器的輸入端。PRE信號線作為P3和P4預充晶體管的控制信號線,SA作為P5、P6以及N5的使能信號。在非放大工作狀態(tài)期間,PRE和SAE均為低電平,以預充內部節(jié)點OUT和OUTB至電源電位。在讀操作開始時候,選中單元經字線開啟,SRAM內部節(jié)點對位線進行放電。當位線對形成足夠的電壓差之后,SAE由低電平切換至高電平以關斷P5,P6從而切斷靈敏放大器和位線的連接。N5使能管的開啟使得靈敏放大器產生高增益的正反饋以加快數(shù)據(jù)的讀出過程。2.1.3 譯碼電路

存儲單元的陣列排布為譯碼器的譯碼尋址從而選中相應的單元提供了可能。譯碼器主要由與非門構成,對應于存儲陣列的行和列,分為行譯碼和列譯碼。對于較大容量的存儲陣列而言還存在著用于選中不同片的片選地址譯碼器。譯碼器的輸入為N個地址信號線,輸出形成2N個尋址信號線,如圖2.3顯示了2-4譯碼器的電路結構。譯碼器的譯碼輸出速度也是影響存儲器讀寫性能的一個重要因素,為了減小這一部分結構延遲,可以對譯碼電路進行分級處理。其中第一級稱為預譯碼,即地址在這一級上先被譯碼,隨后在下一級輸出字線或位線。分級譯碼的方式減少了譯碼電路所需的晶體管數(shù)目并且減小了輸出延遲。2.2 SRAM單元基本原理

【參考文獻】：
期刊論文
[1]Cache Power Optimization Based on Compare-Based Adaptive Clock Gating and Its 65nm SoC Implementation[J]. LI Jie,WAN Xing,WU Jianbing,SHAN Weiwei.  Chinese Journal of Electronics. 2017(01)

碩士論文
[1]基于RRAM非易失平均7T1R靜態(tài)隨機存儲器研究[D]. 倪吉祥.安徽大學 2017
[2]基于65nm SRAM的低失調靈敏放大器的分析與設計[D]. 常紅.安徽大學 2014
[3]RRAM存儲單元設計[D]. 任思偉.西安電子科技大學 2013



本文編號：3382447