靜態(tài)隨機存儲器（SRAM）在大規(guī)模芯片中的占比越來越大,人們?yōu)榱俗非笮阅芏s小制造工藝、為了減小功耗而降低供電電壓、為了增加容量而提高存儲密度,使得SRAM更加容易“敏感”,更易發(fā)生故障。因此,保證高可靠性的低電壓SRAM測試成為制約芯片成本、保證芯片良率的關(guān)鍵。本文圍繞故障覆蓋率這一指標,綜合考慮測試時間和測試成本等因素,提出了一種面向弱故障的BIST測試方案。首先介紹了低電壓SRAM經(jīng)典設(shè)計架構(gòu)和常見的故障模型,對比分析了低電壓SRAM兩種常見的測試技術(shù),即面向存儲單元的DFT技術(shù)和面向存儲陣列的BIST技術(shù)。其次,本文探索分析了低電壓SRAM的故障敏感性和故障測試方法有效性,并在此基礎(chǔ)上提取出了三種弱故障模型:存儲單元弱故障（Cell Weak Fault,CWF）、譯碼器字線弱故障（Decoder WL Weak Fault,DWWF）和寫驅(qū)動位線弱故障（Writer BL Weak Fault,WBWF）。接著,在March C+算法、Checkerboard算法和三種弱故障機理研究的基礎(chǔ)上,根據(jù)臨界電阻的定義推演出三種弱故障對應(yīng)的測試元素。最后,根據(jù)棋盤數(shù)據(jù)背景比傳統(tǒng)數(shù)據(jù)背... 

【文章來源】：南京郵電大學(xué)江蘇省

【文章頁數(shù)】：83 頁

【學(xué)位級別】：碩士

【部分圖文】：

（a）雙層鑲嵌工藝的銅互連線；（b）銅互連線與通孔的不良接觸面；（c）互連線上的弱開路缺陷；（d）易出現(xiàn)缺陷的通孔想要研究存儲器的測試方法，就必須先研究存儲器的故障模型

13圖 2.8 3*3 SRAM 電路結(jié)構(gòu)[52]化性質(zhì)類故障故障敏化所需要的操作復(fù)雜度進行劃分的故障就是敏化性質(zhì)類故障，根據(jù)分為靜態(tài)故障和動態(tài)故障，其中靜態(tài)故障所占比重更大[53]。靜態(tài)故障和動成簡單故障和耦合故障，如下圖 2.9 所示。為了充分描述故障行為，一般采、R 的不同組合方式進行表征。其中，①S 描述觸發(fā)存儲器故障行為的操作作，通常情況下 S∈{0，1，0w0，1w1，0w1，1w0，0r0，1r1}，其中 0（1，0w0（1w1）代表對存儲 0（1）的單元進行寫 0（1）操作，0w1（1w0）寫操作，0r0（1r1）代表對存儲 0（1）的單元進行讀 0（1）操作；②F 描或狀態(tài)值，F(xiàn) ∈{0，1}；③R 描述讀操作的輸出結(jié)果，R∈{0，1，-}，“-

圖 2.13 RES 技術(shù)[61]]提出一種雙端讀出 DFT 電路結(jié)構(gòu)，即雙端檢測（DoubleSensing，示。所謂雙端檢測，即在讀操作所處的單個周期內(nèi)，兩個并聯(lián)的靈敏A）會對位線電壓差|VBL-VBLB|進行兩次采樣，經(jīng)過計算后輸出更精AM 電路，該 DFT 技術(shù)完成了兩個位置的電路改進。首先，為了在穩(wěn)定性帶來的影響、加速單元的翻轉(zhuǎn)，在每對位線之間插入了兩兩次采樣操作，在每對位線上多增加了一個受測試信號控制的 S


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