硬件高速緩存能夠充分利用指令和數(shù)據(jù)的局部性特征,提前將所需的指令和數(shù)據(jù)放至高速的緩存設(shè)備來減小訪存延遲。目前的體系結(jié)構(gòu)設(shè)計能力和工藝水平已經(jīng)能夠?qū)⒋笕萘扛咚倬彺婕芍疗瑑?nèi)以緩解訪存帶寬和速度對系統(tǒng)性能的影響。隨著多核與片上高速緩存組織形式的多樣化,硬件高速緩存在設(shè)計時面臨許多新的問題：（1）傳統(tǒng)的單線程應(yīng)用嚴(yán)重浪費(fèi)了硬件高速緩存資源。尤其是引入了高速緩存層次結(jié)構(gòu)后,單線程應(yīng)用只能簡單地使用本地緩存資源,而未能利用片上其它遠(yuǎn)程緩存資源；（2）緩存間一致性協(xié)議的維護(hù)變得更加復(fù)雜,尤其是引入了多線程機(jī)制以后,不僅要考慮單線程內(nèi)的數(shù)據(jù)依賴,還需要考慮線程間交互時數(shù)據(jù)的正確性維護(hù),在緩存一致性維護(hù)的過程中產(chǎn)生了大量的一致性緩存缺失；（3）緩存缺失處理帶來的數(shù)據(jù)訪問延遲問題更加嚴(yán)重。由于多核間的數(shù)據(jù)交互是通過共享硬件高速緩存來完成的,因此多核系統(tǒng)中緩存缺失處理機(jī)制變得更加復(fù)雜,特別是引入多線程思想以后,處理緩存缺失所需的時間代價不容忽視。另外,多核片上硬件高速緩存層次的組織形式、私有／共享機(jī)制的選擇、替換策略和劃分機(jī)制都有可能根據(jù)具體的多核結(jié)構(gòu)和應(yīng)用訪存特性進(jìn)行相應(yīng)調(diào)整,以便在低訪問延遲和高命中率... 

【文章來源】：中國科學(xué)技術(shù)大學(xué)安徽省 211工程院校 985工程院校

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【學(xué)位級別】：博士

【部分圖文】：

Intel處理器性能發(fā)展趨勢圖

相互協(xié)作、交換運(yùn)算數(shù)據(jù)，構(gòu)成了一個復(fù)雜的Cache層次存儲架構(gòu)。在一個傳統(tǒng)的CC-NUMA處理器系統(tǒng)中，典型的Cache層次架構(gòu)如圖1.2所示。在CacheProcessor Processor Processor Processor"“1Register Register Register Registerfiles … files files filesLSU LSU LSU - LSUT ,^^ ^ T T 一 IFLC Ctrl , ’ Ctrl FLc"| | FLC Ctrl 1 I Ctrl FLC ] 1 人 人‘‘人， Y T V Y FLC Interconnect 、.,, ！ FLC tnterconnect jA. ▲(5 MLCs -4 ?“ Ctrl I Ctrl -4 MLCs ], T tMLCs Interconnect ],,,丨 Ctrl ILC I ... I LLC U—Ctrl

圖1.3 Intel Ivy Bridge處理器芯片的晶片圖架構(gòu)的最頂端是系統(tǒng)寄存器和各類型的緩沖部件（Buffer)，如LSUStore Unit)。LSU 與下一層的 FLC (First Level Cache)直接相連，F(xiàn)LC構(gòu)直接進(jìn)行連接的Cache。大部分結(jié)構(gòu)FLC就是指L1 Cache,它一般

【參考文獻(xiàn)】：
期刊論文
[1]片上多處理器末級Cache優(yōu)化技術(shù)研究[J]. 李浩,謝倫國.  計算機(jī)研究與發(fā)展. 2012(S1)
[2]多核處理器Cache一致性協(xié)議關(guān)鍵技術(shù)研究[J]. 黃安文,張民選.  計算機(jī)工程與科學(xué). 2009(S1)

博士論文
[1]片上多處理器體系結(jié)構(gòu)中Cache一致性模型研究[D]. 李功明.中國科學(xué)技術(shù)大學(xué) 2013
[2]基于性能監(jiān)測硬件支持的片上緩存資源管理技術(shù)[D]. 劉玉.中國科學(xué)技術(shù)大學(xué) 2013
[3]高性能微處理器中自適應(yīng)高速緩存管理策略研究[D]. 隋秀峰.中國科學(xué)技術(shù)大學(xué) 2010



本文編號：3367968