隨著移動互聯(lián)網(wǎng)的快速發(fā)展,人們對于便攜式移動智能終端處理信息的速度和待機時間的要求也越來也高。存儲器作為移動設備系統(tǒng)芯片（System On Chip, SoC）中的數(shù)據(jù)存儲單元,面積占整個SoC芯片面積的一半以上,存儲器的性能對SoC芯片的影響很大。在低功耗SoC芯片設計中,低電壓下存儲器能否正常工作將直接影響到SoC芯片的功能,所以研究低電壓下存儲器的設計非常重要。對于靜態(tài)隨機存儲器（Static Radom Access Memory, SRAM）,隨著工藝尺寸的不斷縮小,工藝偏差對電路的影響越來越大。這種影響主要表現(xiàn)在兩個方面：一是存儲單元的讀寫穩(wěn)定性降低,傳統(tǒng)的6管單元在低電壓下性能嚴重惡化；二是時序延遲變化增加。本文著重研究低電壓靜態(tài)隨機存儲器的電路,基于SMIC 65nm CMOS工藝設計了低電壓SRAM電路及其編譯器,通過流片驗證了設計的有效性。論文主要內(nèi)容包括：（1）介紹SRAM的結(jié)構(gòu)和基本工作原理,分析了低電壓下SRAM靜態(tài)噪聲容限降低、讀能力降低、位線上單元數(shù)量受限和工藝偏差影響增大等問題,對現(xiàn)有的低電壓SRAM技術(shù)進行分析總結(jié)。（2）針對在低電壓下傳統(tǒng)的6管SR... 

【文章來源】：中國科學技術(shù)大學安徽省 211工程院校 985工程院校

【文章頁數(shù)】：135 頁

【學位級別】：博士

【部分圖文】：

圖１．３ＳＲＡＭ各功耗與電壓的關(guān)系??

源電壓降低到闊值電壓附近，ＳＲＡＭ的靜態(tài)噪聲容限也隨之顯著降低。文獻［３８］??提出，讀靜態(tài)噪聲容限是最重要的設計參數(shù)之一，相比較于保持靜態(tài)噪聲容限和??寫靜態(tài)噪聲容限，讀靜態(tài)噪聲容限決定了最小的噪聲容限，如圖１．４所示：??ＢＬ?ＷＬ?ＢＬＢ?ｖＤＤｉ￣???Ａ刊訴丄Ｉ??Ｉ?Ｉ?ｂｕｔｔｅｒｆｌｙ?｜??勺＾?＾?ｃｕｒｖｅｓ?Ｉ??傳統(tǒng)６Ｔ單兀?°。?Ｑ?、ＶＤＤ??圖１．４傳統(tǒng)６管ＳＲＡＭ單元的靜態(tài)噪聲容限??文獻口９］給出了在不同電源電壓下ＳＲＡＭ的讀靜態(tài)噪聲容限和保持靜態(tài)噪??聲容限的比較，如圖１．５、圖１．６所示。從圖中可看出，隨著電源電壓的下降，??靜態(tài)噪聲容限下降的速度非�？�。??１．?２．?＾???１??１．０?１?／?｜＼??１／１??０?０．２?０．４?０．６?０．８?１．０?１．２??Ｑ（Ｖ）??圖１．５不同電源電壓下ＳＲＡＭ的讀靜態(tài)噪聲容限??６??

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【參考文獻】：
期刊論文
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碩士論文
[1]90nm工藝高速低功耗SRAM的設計[D]. 徐雅男.復旦大學 2010
[2]65nm工藝下L1Cache tag中高速SRAM的設計與實現(xiàn)[D]. 井源.國防科學技術(shù)大學 2010



本文編號：3355423