隨著移動(dòng)互聯(lián)網(wǎng)的快速發(fā)展,人們對(duì)于便攜式移動(dòng)智能終端處理信息的速度和待機(jī)時(shí)間的要求也越來(lái)也高。存儲(chǔ)器作為移動(dòng)設(shè)備系統(tǒng)芯片（System On Chip, SoC）中的數(shù)據(jù)存儲(chǔ)單元,面積占整個(gè)SoC芯片面積的一半以上,存儲(chǔ)器的性能對(duì)SoC芯片的影響很大。在低功耗SoC芯片設(shè)計(jì)中,低電壓下存儲(chǔ)器能否正常工作將直接影響到SoC芯片的功能,所以研究低電壓下存儲(chǔ)器的設(shè)計(jì)非常重要。對(duì)于靜態(tài)隨機(jī)存儲(chǔ)器（Static Radom Access Memory, SRAM）,隨著工藝尺寸的不斷縮小,工藝偏差對(duì)電路的影響越來(lái)越大。這種影響主要表現(xiàn)在兩個(gè)方面：一是存儲(chǔ)單元的讀寫(xiě)穩(wěn)定性降低,傳統(tǒng)的6管單元在低電壓下性能?chē)?yán)重惡化；二是時(shí)序延遲變化增加。本文著重研究低電壓靜態(tài)隨機(jī)存儲(chǔ)器的電路,基于SMIC 65nm CMOS工藝設(shè)計(jì)了低電壓SRAM電路及其編譯器,通過(guò)流片驗(yàn)證了設(shè)計(jì)的有效性。論文主要內(nèi)容包括：（1）介紹SRAM的結(jié)構(gòu)和基本工作原理,分析了低電壓下SRAM靜態(tài)噪聲容限降低、讀能力降低、位線上單元數(shù)量受限和工藝偏差影響增大等問(wèn)題,對(duì)現(xiàn)有的低電壓SRAM技術(shù)進(jìn)行分析總結(jié)。（2）針對(duì)在低電壓下傳統(tǒng)的6管SR... 

【文章來(lái)源】：中國(guó)科學(xué)技術(shù)大學(xué)安徽省 211工程院校 985工程院校

【文章頁(yè)數(shù)】：135 頁(yè)

【學(xué)位級(jí)別】：博士

【部分圖文】：

圖１．３ＳＲＡＭ各功耗與電壓的關(guān)系??

源電壓降低到闊值電壓附近，ＳＲＡＭ的靜態(tài)噪聲容限也隨之顯著降低。文獻(xiàn)［３８］??提出，讀靜態(tài)噪聲容限是最重要的設(shè)計(jì)參數(shù)之一，相比較于保持靜態(tài)噪聲容限和??寫(xiě)靜態(tài)噪聲容限，讀靜態(tài)噪聲容限決定了最小的噪聲容限，如圖１．４所示：??ＢＬ?ＷＬ?ＢＬＢ?ｖＤＤｉ￣???Ａ刊訴丄Ｉ??Ｉ?Ｉ?ｂｕｔｔｅｒｆｌｙ?｜??勺＾?＾?ｃｕｒｖｅｓ?Ｉ??傳統(tǒng)６Ｔ單兀?°。?Ｑ?、ＶＤＤ??圖１．４傳統(tǒng)６管ＳＲＡＭ單元的靜態(tài)噪聲容限??文獻(xiàn)口９］給出了在不同電源電壓下ＳＲＡＭ的讀靜態(tài)噪聲容限和保持靜態(tài)噪??聲容限的比較，如圖１．５、圖１．６所示。從圖中可看出，隨著電源電壓的下降，??靜態(tài)噪聲容限下降的速度非�？臁�??１．?２．?＾???１??１．０?１?／?｜＼??１／１??０?０．２?０．４?０．６?０．８?１．０?１．２??Ｑ（Ｖ）??圖１．５不同電源電壓下ＳＲＡＭ的讀靜態(tài)噪聲容限??６??

源電壓降低到闊值電壓附近，ＳＲＡＭ的靜態(tài)噪聲容限也隨之顯著降低。文獻(xiàn)［３８］??提出，讀靜態(tài)噪聲容限是最重要的設(shè)計(jì)參數(shù)之一，相比較于保持靜態(tài)噪聲容限和??寫(xiě)靜態(tài)噪聲容限，讀靜態(tài)噪聲容限決定了最小的噪聲容限，如圖１．４所示：??ＢＬ?ＷＬ?ＢＬＢ?ｖＤＤｉ￣???Ａ刊訴丄Ｉ??Ｉ?Ｉ?ｂｕｔｔｅｒｆｌｙ?｜??勺＾?＾?ｃｕｒｖｅｓ?Ｉ??傳統(tǒng)６Ｔ單兀?°。?Ｑ?、ＶＤＤ??圖１．４傳統(tǒng)６管ＳＲＡＭ單元的靜態(tài)噪聲容限??文獻(xiàn)口９］給出了在不同電源電壓下ＳＲＡＭ的讀靜態(tài)噪聲容限和保持靜態(tài)噪??聲容限的比較，如圖１．５、圖１．６所示。從圖中可看出，隨著電源電壓的下降，??靜態(tài)噪聲容限下降的速度非常快。??１．?２．?＾???１??１．０?１?／?｜＼??１／１??０?０．２?０．４?０．６?０．８?１．０?１．２??Ｑ（Ｖ）??圖１．５不同電源電壓下ＳＲＡＭ的讀靜態(tài)噪聲容限??６??

【參考文獻(xiàn)】：
期刊論文
[1]終端智能化發(fā)展趨勢(shì)與挑戰(zhàn)[J]. 雷信生.  信息通信技術(shù). 2014(02)
[2]極低電源電壓和極低功耗的亞閾值SRAM存儲(chǔ)單元設(shè)計(jì)[J]. 柏娜,馮越,尤肖虎,時(shí)龍興.  東南大學(xué)學(xué)報(bào)(自然科學(xué)版). 2013(02)
[3]適用于編譯器的高速SRAM陣列及外圍設(shè)計(jì)[J]. 曹華敏,劉鳴,陳虹,鄭翔,王聰,王志華.  微電子學(xué). 2013(01)
[4]SOC設(shè)計(jì)中的低功耗技術(shù)[J]. 師建軍.  科技致富向?qū)? 2012(17)
[5]隨機(jī)摻雜波動(dòng)引起的6T SRAM訪問(wèn)失效率分析[J]. 柏娜,呂百濤,楊軍,時(shí)龍興.  微電子學(xué). 2011(04)
[6]CMOS SRAM存儲(chǔ)單元研究[J]. 王萬(wàn)業(yè).  半導(dǎo)體技術(shù). 1997(02)

碩士論文
[1]90nm工藝高速低功耗SRAM的設(shè)計(jì)[D]. 徐雅男.復(fù)旦大學(xué) 2010
[2]65nm工藝下L1Cache tag中高速SRAM的設(shè)計(jì)與實(shí)現(xiàn)[D]. 井源.國(guó)防科學(xué)技術(shù)大學(xué) 2010



本文編號(hào)：3355423