PXI總線控制器作為PXI總線自動測試系統(tǒng)的控制模塊,用于實現(xiàn)對所有儀器模塊的資源管理,同時也是測試系統(tǒng)軟件運行的環(huán)境,實現(xiàn)測試儀器模塊工作流程控制和數(shù)據(jù)分析處理。本設計在深入理解PXI標準的基礎上,仔細研究了PXI零槽控制器的原理,結合實際需要確定了零槽控制器的實現(xiàn)方法。整個零槽控制器設計分為硬件設計與操作系統(tǒng)選擇。硬件設計采用ETX嵌入式計算機作為整體設計的核心,可根據(jù)實際需要定義接插件類型和位置。由于ETX集成了可擴展的I/O,增加了主板的集成度,同時也縮短了研發(fā)周期并簡化了整個生產過程,使得控制器體積小,功能強,維護簡單,并易于升級。該設計部分重點闡述了PXI橋接口電路及各種外圍接口電路的設計。PXI零槽控制器還實現(xiàn)了觸發(fā)總線,由于觸發(fā)總線本身的應用非常靈活,所以本設計中使用CPLD來產生觸發(fā)信號,可以隨時根據(jù)不同的應用方式靈活配置CPLD,滿足不同的需求。本設計的操作系統(tǒng)選擇的是XPE嵌入式操作系統(tǒng),XPE嵌入式操作系統(tǒng)可以根據(jù)實際應用的環(huán)境進行定制,占用資源少,可利用XP操作系統(tǒng)的所有特性,能實現(xiàn)與桌面程序的無縫連接,符合PXI軟件運行環(huán)境的要求,并能保證系統(tǒng)在運行過程中不... 

【文章來源】：電子科技大學四川省 211工程院校 985工程院校 教育部直屬院校

【文章頁數(shù)】：78 頁

【學位級別】：碩士

【部分圖文】：

PCI2050B橋芯片內部結構圖

由于觸發(fā)總線可以使用各種協(xié)議來同步和通信，所以本設計使用 CPLD 來產生觸發(fā)信號，這樣配置起來非常靈活，滿足不同的需要場合。ETX 模塊使用其一個空閑 RS232 串口來與觸發(fā)模塊通信，發(fā)送觸發(fā)命令。CPLD 提取出 RS232 串口發(fā)送的信號，處理后輸出符合觸發(fā)信號時序要求的脈沖。提取 RS232 信號由信號提取模塊完成，輸出觸發(fā)信號由信號產生模塊來完成，具體運行則由狀態(tài)控制機（FSM）來控制。其結構框圖 3-8 如圖所示。ETXCPLD驅動芯片信號提取 信號發(fā)生FSMPXI總線圖 3-8 觸發(fā)模塊結構圖

圖 3-11 波特率發(fā)生器產生時鐘波形起始位檢測電路檢測正確的起始位，濾除噪聲信號。為了保證采樣的正確性，采用兩個獨立的時鐘。我們把主時鐘和波特率時鐘（數(shù)據(jù)接收發(fā)送的頻率）的比稱為時鐘因子，時鐘因子的標準值為16。較高的主時鐘頻率可以改進檢測起始位的方式。數(shù)據(jù)是以一個固定的速率從ETX發(fā)送到CPLD，我們以16倍數(shù)據(jù)波特率的主時鐘頻率對輸入信道采樣，當檢測到起始位的下降沿時，起始位檢測器開始不斷采樣，連續(xù)采8個主時鐘周期，當采樣的8個主時鐘周期（加起來正好是半個比特時間）都是低電平時，認為ETX確實是在向CPLD發(fā)送數(shù)據(jù)，此時啟動采樣電路。采樣電路用來接收ETX發(fā)送的數(shù)據(jù)。采樣電路的頻率和發(fā)送信號的頻率是相同的，這樣理論上保證采樣數(shù)據(jù)的準確性，但是實際上會因為采樣點位置的不同而影響采樣結果，因為接收器的接收頻率是分頻所得，不可能和發(fā)送頻率完全一樣，這樣就會有誤差，誤差的積累有時會造成嚴重的后果。假設有個接收器工作的波特率比輸入數(shù)據(jù)的頻率略高些，該接收器采樣點相對靠前些。隨著采樣點的繼續(xù)，接收器的采樣點逐步提前，這種逐步積累使得在中間某個數(shù)據(jù)位期間實際采樣了兩次。采樣將繼續(xù)下去直到采樣到停止位，而該停止位由于采樣點“漂移”，實

【參考文獻】：
期刊論文
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碩士論文
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本文編號：3350979