FPGA中嵌入式塊存儲器IP軟核的設(shè)計與實現(xiàn)
發(fā)布時間:2021-07-27 12:27
知識產(chǎn)權(quán)(Intellectual Property,IP)軟核是使用硬件描述語言對現(xiàn)場可編程邏輯器件(Field Programmable Gate Array,FPGA)的功能模塊進行描述而形成的邏輯文件,它的高靈活性和可移植性,使其具有良好的可持續(xù)發(fā)展性與可推廣性。在FPGA應(yīng)用過程中,IP軟核的合理設(shè)計能夠有效地改善由硬件設(shè)計不足帶來的缺陷。本文針對FPGA開發(fā)過程中IP軟核可復(fù)用的特點,設(shè)計了用于直接生成IP軟核的軟件工具,從而簡化FPGA的設(shè)計過程。本文主要研究了FPGA中嵌入式塊存儲器(Block Random Access Memory,BRAM)的結(jié)構(gòu)和IP軟核的設(shè)計流程,在此基礎(chǔ)上,對傳統(tǒng)IP軟核的設(shè)計方法進行優(yōu)化,并通過編寫程序完成了改進后的IP軟核設(shè)計方法的軟件實現(xiàn)。本文的主要工作如下:首先,本文介紹了IP軟核開發(fā)過程中涉及到的理論基礎(chǔ)。闡述了FPGA的基礎(chǔ)理論,包括硬件結(jié)構(gòu)、工作原理和延時分析;同時,參照業(yè)界普遍使用的IP軟核設(shè)計流程,詳細介紹了FPGA嵌入式BRAM的IP軟核開發(fā)過程。其次,本文研究了FPGA嵌入式BRAM的IP軟核設(shè)計方法。基于傳統(tǒng)的FPG...
【文章來源】:西安電子科技大學(xué)陜西省 211工程院校 教育部直屬院校
【文章頁數(shù)】:78 頁
【學(xué)位級別】:碩士
【部分圖文】:
圖3.4雙端口RAM讀寫數(shù)據(jù)的功能仿真
RAM 的讀端口和寫端口擁有自己的地址線、時鐘信號,因此它的讀操作和寫操作互不影響。圖3.5 偽雙端口 RAM 讀寫數(shù)據(jù)的功能仿真將嵌入式 BRAM 配置成單端口 RAM,存儲器的讀端口和寫端口的數(shù)據(jù)位寬為16bits、地址深度為 29bits,采用常規(guī)讀寫模式。單端口 RAM 的讀寫過程比較簡單,它的仿真波形如圖 3.6,在 Reset 為低電平的情況下,當(dāng)寫使能端有效時,寫端口將輸入數(shù)據(jù)寫入存儲器內(nèi)部,輸出端 Q 沒有輸出;當(dāng)寫使能端無效時,輸出端 Q 將存儲器內(nèi)部的數(shù)據(jù)輸出。單端口 RAM 的寫端口和讀端口共用一個地址
第三章 嵌入式 BRAM 的 IP 軟核設(shè)計方法29圖3.6 單端口 RAM 讀寫數(shù)據(jù)的功能仿真經(jīng)過仿真測試,結(jié)果表明,這三種類型的存儲器均能實現(xiàn)其相應(yīng)的讀寫功能。3.3.2 數(shù)據(jù)位寬配置方式的功能仿真本節(jié)選取偽雙端口 RAM 的存儲類型對 IP 軟核的位寬配置方式進行仿真。3.3.2.1 相同位寬配置方式相同位寬的配置方式下,可以選擇是否啟用字節(jié)使能信號控制數(shù)據(jù)的寫操作。字節(jié)使能信號在數(shù)據(jù)寫操作過程中保留某些字節(jié)的值,這可以有效地避免數(shù)據(jù)在讀寫過程中,因錯誤操作而更改不可變的值。圖 3.5 是不啟用字節(jié)使能信號的仿真圖,圖 3.7是啟用字節(jié)使能信號的仿真圖。圖3.7 偽雙端口 RAM 字節(jié)使能信號的功能仿真圖 3.7 展示了字節(jié)使能信號 ByteEn 對寫操作的影響。結(jié)合輸出端 Q 的輸出結(jié)果對圖 3.7 中數(shù)據(jù)讀寫過程進行分析:當(dāng) ByteEn 的參數(shù)值為 2’b01 時,輸入數(shù)據(jù) Data的 0~7bits 寫入到存儲器內(nèi)部,存儲器內(nèi)部數(shù)據(jù)的 9bits~16bits 保持不變;當(dāng) ByteEn的參數(shù)值為 2’b10 時
【參考文獻】:
期刊論文
[1]一種基于時延配置表的FPGA靜態(tài)時序分析算法[J]. 喻偉,陳恩耀,馬海燕,祝周榮,宋雷軍,王永孟. 太赫茲科學(xué)與電子信息學(xué)報. 2018(04)
[2]FPGA中嵌入式塊SRAM的設(shè)計[J]. 劉義凱. 微處理機. 2017(03)
[3]基于PathFinder和拆線-重布的FPGA時序布線算法[J]. 劉洋,楊海鋼,喻偉,崔秀海,黃娟. 計算機輔助設(shè)計與圖形學(xué)學(xué)報. 2014(01)
[4]一種專用可重配置的FPGA嵌入式存儲器模塊的設(shè)計和實現(xiàn)[J]. 余慧,王健. 電子學(xué)報. 2012(02)
[5]IP復(fù)用技術(shù)的研究[J]. 葛晨陽,徐維樸,孫飛. 微電子學(xué). 2002(04)
碩士論文
[1]FPGA布局算法研究和優(yōu)化[D]. 王新晨.西安電子科技大學(xué) 2015
[2]高性能FPGA中的BRAM模塊設(shè)計[D]. 張亞娟.深圳大學(xué) 2015
[3]FPGA中嵌入式塊存儲器的設(shè)計[D]. 王肖強.西安電子科技大學(xué) 2015
[4]深亞微米下統(tǒng)計靜態(tài)時序分析算法研究[D]. 潘旻.哈爾濱工業(yè)大學(xué) 2014
[5]細顆粒FPGA布局布線算法優(yōu)化與其軟件實現(xiàn)[D]. 夏志銘.電子科技大學(xué) 2014
[6]高速低功耗靜態(tài)隨機存儲器設(shè)計與驗證[D]. 丁艷.北京交通大學(xué) 2013
[7]高性能FPGA可配置存儲器的IP核設(shè)計[D]. 陳志超.西安電子科技大學(xué) 2009
[8]基于SoC的可復(fù)用IP軟核設(shè)計方法的研究[D]. 趙爾寧.中國人民解放軍信息工程大學(xué) 2005
本文編號:3305780
【文章來源】:西安電子科技大學(xué)陜西省 211工程院校 教育部直屬院校
【文章頁數(shù)】:78 頁
【學(xué)位級別】:碩士
【部分圖文】:
圖3.4雙端口RAM讀寫數(shù)據(jù)的功能仿真
RAM 的讀端口和寫端口擁有自己的地址線、時鐘信號,因此它的讀操作和寫操作互不影響。圖3.5 偽雙端口 RAM 讀寫數(shù)據(jù)的功能仿真將嵌入式 BRAM 配置成單端口 RAM,存儲器的讀端口和寫端口的數(shù)據(jù)位寬為16bits、地址深度為 29bits,采用常規(guī)讀寫模式。單端口 RAM 的讀寫過程比較簡單,它的仿真波形如圖 3.6,在 Reset 為低電平的情況下,當(dāng)寫使能端有效時,寫端口將輸入數(shù)據(jù)寫入存儲器內(nèi)部,輸出端 Q 沒有輸出;當(dāng)寫使能端無效時,輸出端 Q 將存儲器內(nèi)部的數(shù)據(jù)輸出。單端口 RAM 的寫端口和讀端口共用一個地址
第三章 嵌入式 BRAM 的 IP 軟核設(shè)計方法29圖3.6 單端口 RAM 讀寫數(shù)據(jù)的功能仿真經(jīng)過仿真測試,結(jié)果表明,這三種類型的存儲器均能實現(xiàn)其相應(yīng)的讀寫功能。3.3.2 數(shù)據(jù)位寬配置方式的功能仿真本節(jié)選取偽雙端口 RAM 的存儲類型對 IP 軟核的位寬配置方式進行仿真。3.3.2.1 相同位寬配置方式相同位寬的配置方式下,可以選擇是否啟用字節(jié)使能信號控制數(shù)據(jù)的寫操作。字節(jié)使能信號在數(shù)據(jù)寫操作過程中保留某些字節(jié)的值,這可以有效地避免數(shù)據(jù)在讀寫過程中,因錯誤操作而更改不可變的值。圖 3.5 是不啟用字節(jié)使能信號的仿真圖,圖 3.7是啟用字節(jié)使能信號的仿真圖。圖3.7 偽雙端口 RAM 字節(jié)使能信號的功能仿真圖 3.7 展示了字節(jié)使能信號 ByteEn 對寫操作的影響。結(jié)合輸出端 Q 的輸出結(jié)果對圖 3.7 中數(shù)據(jù)讀寫過程進行分析:當(dāng) ByteEn 的參數(shù)值為 2’b01 時,輸入數(shù)據(jù) Data的 0~7bits 寫入到存儲器內(nèi)部,存儲器內(nèi)部數(shù)據(jù)的 9bits~16bits 保持不變;當(dāng) ByteEn的參數(shù)值為 2’b10 時
【參考文獻】:
期刊論文
[1]一種基于時延配置表的FPGA靜態(tài)時序分析算法[J]. 喻偉,陳恩耀,馬海燕,祝周榮,宋雷軍,王永孟. 太赫茲科學(xué)與電子信息學(xué)報. 2018(04)
[2]FPGA中嵌入式塊SRAM的設(shè)計[J]. 劉義凱. 微處理機. 2017(03)
[3]基于PathFinder和拆線-重布的FPGA時序布線算法[J]. 劉洋,楊海鋼,喻偉,崔秀海,黃娟. 計算機輔助設(shè)計與圖形學(xué)學(xué)報. 2014(01)
[4]一種專用可重配置的FPGA嵌入式存儲器模塊的設(shè)計和實現(xiàn)[J]. 余慧,王健. 電子學(xué)報. 2012(02)
[5]IP復(fù)用技術(shù)的研究[J]. 葛晨陽,徐維樸,孫飛. 微電子學(xué). 2002(04)
碩士論文
[1]FPGA布局算法研究和優(yōu)化[D]. 王新晨.西安電子科技大學(xué) 2015
[2]高性能FPGA中的BRAM模塊設(shè)計[D]. 張亞娟.深圳大學(xué) 2015
[3]FPGA中嵌入式塊存儲器的設(shè)計[D]. 王肖強.西安電子科技大學(xué) 2015
[4]深亞微米下統(tǒng)計靜態(tài)時序分析算法研究[D]. 潘旻.哈爾濱工業(yè)大學(xué) 2014
[5]細顆粒FPGA布局布線算法優(yōu)化與其軟件實現(xiàn)[D]. 夏志銘.電子科技大學(xué) 2014
[6]高速低功耗靜態(tài)隨機存儲器設(shè)計與驗證[D]. 丁艷.北京交通大學(xué) 2013
[7]高性能FPGA可配置存儲器的IP核設(shè)計[D]. 陳志超.西安電子科技大學(xué) 2009
[8]基于SoC的可復(fù)用IP軟核設(shè)計方法的研究[D]. 趙爾寧.中國人民解放軍信息工程大學(xué) 2005
本文編號:3305780
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