用戶的需求是無止境的,提高微處理器性能是廣大研究者們不懈追求的目標(biāo)。目前半導(dǎo)體工藝的飛速發(fā)展,使得單個(gè)芯片上可以集成數(shù)十億個(gè)晶體管,如何有效地利用這些不斷增長的片上資源,開發(fā)出高效的微處理器,是當(dāng)前計(jì)算機(jī)體系結(jié)構(gòu)進(jìn)一步發(fā)展面臨的重要挑戰(zhàn)之一。通過開發(fā)深度指令級并行性（ILP）來提高微處理器性能的傳統(tǒng)方法越來越受到以下兩個(gè)方面的限制,一是設(shè)計(jì)復(fù)雜,研制周期長;二是由于單個(gè)線程的指令級并行度有限,導(dǎo)致芯片的運(yùn)行效率低。多線程處理器（CMT）通過挖掘程序的線程級并行性（TLP）,提高了系統(tǒng)的性能,是克服指令級并行性難以進(jìn)一步開發(fā)的有效方法。另外,在單個(gè)芯片上實(shí)現(xiàn)多核多線程結(jié)構(gòu),可以利用原有的單核單線程的設(shè)計(jì)基礎(chǔ),使得芯片的開發(fā)周期短并易于驗(yàn)證。CMT已經(jīng)成為當(dāng)今處理器設(shè)計(jì)的主流結(jié)構(gòu),因此研究CMT結(jié)構(gòu)中的關(guān)鍵技術(shù)問題具有迫切的需求和較高的應(yīng)用價(jià)值。本文的工作主要針對CMT處理器的高速緩存進(jìn)行優(yōu)化。為了減小多線程運(yùn)行時(shí)指令Cache的沖突,本文提出了二冪等分指令Cache策略和循環(huán)鎖競爭機(jī)制;現(xiàn)有對CMT處理器公平性的研究常常需要中斷其它線程進(jìn)行單線程采樣,針對這個(gè)問題本文提出了多線程公平性策... 

【文章來源】：國防科技大學(xué)湖南省 211工程院校 985工程院校

【文章頁數(shù)】：158 頁

【學(xué)位級別】：博士

【部分圖文】：

數(shù)字中繼線監(jiān)控卡綜上所述，DSP應(yīng)用領(lǐng)域的擴(kuò)大對DSP應(yīng)用系統(tǒng)的性能、功耗和成本提出了越來越高的要求，單核處理器已經(jīng)很難同時(shí)滿足現(xiàn)實(shí)應(yīng)用在性能和功耗等方面的

程也不得不等待其它未結(jié)束的線程，導(dǎo)致資源白白浪費(fèi)。另外在處理服務(wù)時(shí)，沒有用戶愿意等待很長的時(shí)間，這也要求系統(tǒng)確保服務(wù)的公系統(tǒng)公平可以從多個(gè)方面進(jìn)行，Cache劃分是確保系統(tǒng)公平的一個(gè)重要卜易交互CMT處理器中多個(gè)線程往往是對同一批數(shù)據(jù)進(jìn)行不同的處理，或者是一費(fèi)另外一個(gè)線程生產(chǎn)的數(shù)據(jù)。如果不同內(nèi)核中的兩個(gè)線程處理的數(shù)據(jù)密，將會產(chǎn)生大量的內(nèi)核間通信事務(wù)，嚴(yán)重影響芯片的性能。處理這個(gè)兩方面入手，一是要求Cache間能夠很方便的交互數(shù)據(jù)，二是當(dāng)發(fā)現(xiàn)兩理的數(shù)據(jù)密切相關(guān)時(shí)，將這兩個(gè)線程交換到同一個(gè)內(nèi)核中運(yùn)行，從而減的數(shù)據(jù)交互。1.4YHFT單核nSP簡介我們研制的YHFTDsP/80以’37]I’3811”9]J芯片是一款高性能超長指令字結(jié)P，是本文所研究的CMT處理器的基礎(chǔ)，所以本節(jié)先簡要介紹一下其體系

單個(gè)線程而言，可以得到的資源就相對減少了，再加上Cache失效率增加，失效請求沖突導(dǎo)致延遲變長，這些都引起了性能下降。雖然資源優(yōu)先分配給主線程，但其性能仍然受到一定的影響。圖2.13是在DSP/SMT、DSP/SMT+PP兩種芯片中運(yùn)行雙線程時(shí)，主線程的執(zhí)行時(shí)間相對于單獨(dú)運(yùn)行時(shí)執(zhí)行時(shí)間的比值�；ノ錐.ll氣︸蒸理繃招一Adpe幾 EAdpem--DCompressMult}口nsP/800一osP/s、，T一osPzsMT?PP}圖2.13雙線程運(yùn)行時(shí)主線程執(zhí)行時(shí)間比采用二冪等分指令Cache策略和循環(huán)鎖機(jī)制后，Cache沖突對主線程的影響明顯減小，主線程執(zhí)行時(shí)間比優(yōu)化前有了明顯的縮短，因此主線程的服務(wù)質(zhì)量也得到很大的提高。如圖2.13所示，在SMT處理器中主線程的性能平均下降了約25.20%，而在SMT+PP中，性能僅下降了9%。2.6小結(jié)在多線程處理器中由于共享Cache等資源的相互影響

【參考文獻(xiàn)】：
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本文編號：3290039