針對(duì)嵌入式設(shè)備對(duì)高性能處理器低功耗的需求,基于RISC-V指令集的標(biāo)準(zhǔn),提出了一種順序雙發(fā)射的超標(biāo)量處理器設(shè)計(jì)方法。處理器代號(hào)為Egret,采用九級(jí)流水線架構(gòu),支持RV32IMAFC指令集。經(jīng)過(guò)UVM驗(yàn)證,Egret處理器Dhrystone性能可以達(dá)到1.76DMIPS/MHz,Coremark性能達(dá)到2.88Coremark/MHz,Whetstone性能達(dá)到0.86MWIPS/MHz。處理器在FPGA上能夠穩(wěn)定運(yùn)行在100MHz。在SMIC 40nm LL工藝下,處理器頻率為600MHz,面積為1mm2。 

【文章來(lái)源】：中國(guó)集成電路. 2020,29(09)

【文章頁(yè)數(shù)】：7 頁(yè)

【部分圖文】：

Egret處理器整體結(jié)構(gòu)圖

Egret處理器采用9級(jí)指令流水線結(jié)構(gòu)，如圖2所示，分別是指令獲取，指令分發(fā)，指令執(zhí)行，寫(xiě)回等四大部分。這種設(shè)計(jì)使多條指令能夠重疊地執(zhí)行，通過(guò)提高單位時(shí)間內(nèi)執(zhí)行的指令條數(shù)來(lái)提高處理器執(zhí)行程序的吞吐率，從而提高處理器的主頻。指令的發(fā)射寬度為2。支持指令雙發(fā)射對(duì)流水線的設(shè)計(jì)提出了更高的要求，增加設(shè)計(jì)復(fù)雜度。同時(shí)多級(jí)取指流水線對(duì)分支預(yù)測(cè)性能提出了更高的要求。Fetch級(jí)包含4級(jí)流水線，功能是通過(guò)I-Cache從存儲(chǔ)器中獲得指令包并對(duì)其進(jìn)行初步拆分。在此期間，如果Cache未命中，則向總線發(fā)起讀請(qǐng)求，從存儲(chǔ)器中獲取對(duì)應(yīng)的指令包。如果Cache命中，則向處理器內(nèi)核直接返回對(duì)應(yīng)的指令包。指令包的位寬是128位，需要對(duì)其進(jìn)行初步拆分，放在64位的緩存包中。

4.驗(yàn)證平臺(tái)要能夠給出預(yù)期的結(jié)果，在scoreboard中的判斷標(biāo)準(zhǔn)，判斷的標(biāo)準(zhǔn)就是預(yù)期，完成預(yù)期功能實(shí)現(xiàn)的是參考模型（reference model);UVM包括transaction、interface、driver、sequence、sequencer、monitor、reference model、agent、test、env、top等部分；UVM通過(guò)犧牲簡(jiǎn)潔性換來(lái)通用性。此方案中采用的UVM庫(kù)為UVM1.1d，使用的仿真工具為VCS，調(diào)試工具為Verdi。如圖4所示，分別介紹各個(gè)模塊的功能：


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