本文關(guān)鍵詞：40nm高性能TPSRAM的設(shè)計(jì)與實(shí)現(xiàn)，由筆耕文化傳播整理發(fā)布。

【摘要】：在高性能微處理器中,SRAM存儲(chǔ)器主要用于系統(tǒng)高速緩存。微處理器所需指令和數(shù)據(jù)首先存儲(chǔ)在第一級(jí)高速緩存,第一級(jí)緩存的SRAM存儲(chǔ)器,要求具有很快的速度,存儲(chǔ)容量不需要太大。針對(duì)第一級(jí)高速緩存的性能需要,進(jìn)行小容量高性能TPSRAM設(shè)計(jì),TPSRAM是指以8管SRAM存儲(chǔ)單元進(jìn)行設(shè)計(jì)的存儲(chǔ)器。TPSRAM在多款YHFT-X DSP芯片中應(yīng)用,并且能夠滿足1G Hz的頻率要求。存儲(chǔ)器高性能體現(xiàn)在電路設(shè)計(jì)和版圖設(shè)計(jì)兩個(gè)方面,分成時(shí)鐘模塊、鎖存模塊、譯碼模塊、存儲(chǔ)模塊和IO模塊等五個(gè)模塊分別進(jìn)行設(shè)計(jì)。本文的設(shè)計(jì)體現(xiàn)在電路設(shè)計(jì)和版圖設(shè)計(jì)兩個(gè)層面上:1)存儲(chǔ)器電路設(shè)計(jì)在時(shí)鐘模塊,使用門控邏輯單元產(chǎn)生門控時(shí)鐘,減少時(shí)鐘不必要翻轉(zhuǎn)從而減少電路的功耗損失。讀門控時(shí)鐘后接一個(gè)窄脈沖產(chǎn)生電路,窄脈沖在能正確鎖存GRBL(最終讀出位線)基礎(chǔ)上,將窄脈沖寬度調(diào)整到足夠大,既可減少窄脈沖電路的延時(shí)單元使用而減小電路面積,又可減少GRBL通過觸發(fā)器的延時(shí)而減小路徑延時(shí)。在譯碼模塊,由于定制存儲(chǔ)器的規(guī)格容量小,使用靜態(tài)CMOS邏輯的二級(jí)譯碼電路進(jìn)行譯碼,會(huì)比動(dòng)態(tài)譯碼電路具有更高穩(wěn)定性和更低的功耗,同時(shí)譯碼速度也較快。在存儲(chǔ)模塊,存儲(chǔ)陣列的存儲(chǔ)單元由8管SRAM單元組成,8管SRAM單元在40nm工藝比傳統(tǒng)6管SRAM單元的穩(wěn)定性、漏電流、功耗和延時(shí)等方面都具有優(yōu)勢(shì),對(duì)存儲(chǔ)器整體的電路設(shè)計(jì)性能的提高起到重要作用。在IO模塊,采用動(dòng)態(tài)預(yù)充的方式,分兩條路徑將讀出0和讀出1傳送到GRBL,然后使用窄脈沖SR觸發(fā)器對(duì)GRBL進(jìn)行鎖存,該部分電路具有速度快、穩(wěn)定性好和面積小等特點(diǎn)。2)存儲(chǔ)器版圖設(shè)計(jì)存儲(chǔ)器版圖的整體布局布線,采用鏡像式左右對(duì)稱的布局規(guī)劃和布線設(shè)計(jì),布局更加合理緊密,布線有效長度更短,有助于提高版圖物理實(shí)現(xiàn)時(shí)的速度和穩(wěn)定性,有利于降低版圖的面積。對(duì)存儲(chǔ)器的性能進(jìn)行分析,了解存儲(chǔ)器內(nèi)部性能情況,然后與編譯器存儲(chǔ)器設(shè)計(jì)和半定制存儲(chǔ)器設(shè)計(jì)進(jìn)行對(duì)比。通過比較發(fā)現(xiàn),全定制設(shè)計(jì)比半定制存儲(chǔ)器設(shè)計(jì)的面積小74%,時(shí)序小18%,功耗小35%;比編譯器存儲(chǔ)器設(shè)計(jì)的面積小40%,時(shí)序小21%,功耗小55%。
【關(guān)鍵詞】：8管SRAM單元 SRAM電路設(shè)計(jì) SRAM版圖設(shè)計(jì) SRAM性能分析
【學(xué)位授予單位】：國防科學(xué)技術(shù)大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2014
【分類號(hào)】：TP333
【目錄】：

• 摘要9-10
• ABSTRACT10-12
• 第一章 緒論12-18
• 1.1 研究背景12-15
• 1.1.1 SRAM的應(yīng)用領(lǐng)域12-13
• 1.1.2 SRAM的發(fā)展趨勢(shì)13-14
• 1.1.3 SRAM的存在問題14-15
• 1.2 研究現(xiàn)狀15
• 1.3 課題研究15-17
• 1.3.1 存儲(chǔ)單元電路設(shè)計(jì)15-16
• 1.3.2 地址譯碼電路設(shè)計(jì)16
• 1.3.3 輸入輸出電路設(shè)計(jì)16
• 1.3.4 脈沖鎖存電路設(shè)計(jì)16
• 1.3.5 版圖布局布線設(shè)計(jì)16-17
• 1.4 論文章節(jié)17-18
• 第二章 存儲(chǔ)器電路設(shè)計(jì)18-33
• 2.1 電路整體結(jié)構(gòu)18-20
• 2.1.1 SRAM存儲(chǔ)器通用整體結(jié)構(gòu)18-19
• 2.1.2 TPSRAM存儲(chǔ)器的整體結(jié)構(gòu)19-20
• 2.2 電路分體結(jié)構(gòu)20-32
• 2.2.1 時(shí)鐘模塊20-22
• 2.2.2 鎖存模塊22-24
• 2.2.3 譯碼模塊24-26
• 2.2.4 存儲(chǔ)模塊26-28
• 2.2.5 I O模塊28-32
• 2.3 本章小結(jié)32-33
• 第三章 存儲(chǔ)器版圖設(shè)計(jì)33-52
• 3.1 版圖整體設(shè)計(jì)33-38
• 3.1.1 存儲(chǔ)器版圖常用整體布局33-34
• 3.1.2 存儲(chǔ)器版圖對(duì)稱整體設(shè)計(jì)34-36
• 3.1.3 TPSRAM32X32版圖整體布局36-37
• 3.1.4 TPSRAM32X32版圖整體布線37-38
• 3.2 版圖分體設(shè)計(jì)38-47
• 3.2.1 存儲(chǔ)陣列版圖設(shè)計(jì)38-41
• 3.2.2 I/O模塊版圖設(shè)計(jì)41-44
• 3.2.4 數(shù)據(jù)鎖存版圖設(shè)計(jì)44
• 3.2.5 譯碼模塊版圖設(shè)計(jì)44-46
• 3.2.6 地址鎖存版圖設(shè)計(jì)46-47
• 3.2.7 時(shí)鐘模塊版圖設(shè)計(jì)47
• 3.3 版圖整體效果47-51
• 3.3.1 版圖布局整體視圖48-49
• 3.3.2 版圖布線整體視圖49-51
• 3.4 本章小結(jié)51-52
• 第四章 存儲(chǔ)器性能分析52-66
• 4.1 環(huán)境建模52-55
• 4.1.1 寄生參數(shù)提取52-53
• 4.1.2 測(cè)試激勵(lì)編寫53-55
• 4.2 性能分析55-62
• 4.2.1 存儲(chǔ)單元性能分析56-58
• 4.2.2 讀寫策略性能分析58-60
• 4.2.3 時(shí)鐘樹的性能分析60-62
• 4.2.4 建立保持時(shí)間分析62
• 4.3 性能比較62-65
• 4.3.1 全定制設(shè)計(jì)63
• 4.3.2 半定制設(shè)計(jì)63
• 4.3.3 編譯器設(shè)計(jì)63
• 4.3.4 結(jié)果的比較63-65
• 4.4 本章小結(jié)65-66
• 第五章 結(jié)束語66-69
• 5.1 全文總結(jié)66-67
• 5.2 研究展望67-69
• 致謝69-71
• 參考文獻(xiàn)71-75
• 作者在學(xué)期間取得的學(xué)術(shù)成果75

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