數(shù)字信號(hào)處理器（DSP）是一種專門為處理數(shù)字信號(hào)而設(shè)計(jì)的微處理器。自從80年代初誕生以來,DSP技術(shù)得到了飛速的發(fā)展,目前,DSP已經(jīng)在社會(huì)生活的各個(gè)領(lǐng)域得到廣泛的應(yīng)用,尤其是在軍事、通信、控制技術(shù)方面。越來越多的應(yīng)用對(duì)DSP的性能提出了更高的要求。FT-CXX是一款研制中的高性能32位定點(diǎn)運(yùn)算DSP芯片,它采用超長(zhǎng)指令字結(jié)構(gòu),一拍內(nèi)可以同時(shí)流出8條指令,設(shè)計(jì)目標(biāo)主頻達(dá)到600MHz,是國(guó)內(nèi)現(xiàn)有DSP芯片中性能最高的產(chǎn)品。作者作為研制人員之一參與了該款DSP的研制,負(fù)責(zé)CPU內(nèi)核中重要部件S部件的設(shè)計(jì)與實(shí)現(xiàn)。本文詳細(xì)介紹了S部件的設(shè)計(jì)以及為達(dá)到主頻600MHz的指標(biāo)所作的全定制優(yōu)化。S部件是FT-CXX中執(zhí)行邏輯運(yùn)算、算術(shù)運(yùn)算、位域操作和控制轉(zhuǎn)移指令的重要部件,本文介紹了S部件的體系結(jié)構(gòu)和模塊劃分,詳細(xì)闡述了S部件的邏輯設(shè)計(jì),通過邏輯綜合進(jìn)行了性能分析,并結(jié)合設(shè)計(jì)目標(biāo)對(duì)其中的關(guān)鍵路徑和關(guān)鍵部件制定了優(yōu)化的方案。移位器是S部件中一個(gè)主要的運(yùn)算單元,EXT指令執(zhí)行過程需要串行兩次移位使得移位器性能成為制約S部件設(shè)計(jì)的瓶頸,經(jīng)過實(shí)驗(yàn)證明只有采用全定制設(shè)計(jì)才能達(dá)到設(shè)計(jì)目標(biāo)。本文采用動(dòng)態(tài)電路設(shè)計(jì)... 

【文章來源】：國(guó)防科技大學(xué)湖南省 211工程院校 985工程院校

【文章頁數(shù)】：78 頁

【學(xué)位級(jí)別】：碩士

【部分圖文】：

圖I一1TI公司DSP性能發(fā)展m

輯好的版圖還可能與實(shí)際電路圖不一致，所以還要通過 Lvs(LayoutversusSchematic)驗(yàn)證，確保得到的版圖能實(shí)現(xiàn)設(shè)計(jì)的功能。檢查通過之后，Astro的布局布線工作基本上就結(jié)束了，得到如圖3一14所示的版圖設(shè)計(jì)結(jié)果，延時(shí)在790P，左右，面積為 120X273umZ，達(dá)到了設(shè)計(jì)的預(yù)期目標(biāo)。圖3一 14Logi模塊物理設(shè)計(jì)版圖結(jié)果互3.5關(guān)鍵部件設(shè)計(jì)優(yōu)化通過上一節(jié)的半定制設(shè)計(jì)，我們完成了S部件執(zhí)行棧中時(shí)序相對(duì)寬松的邏輯運(yùn)算模塊，接下來我們研究其中延時(shí)較大的關(guān)鍵路徑，并制定優(yōu)化方案。3.5.1規(guī)格化數(shù)模塊設(shè)計(jì)優(yōu)化置位(SET)，或者清零(CLR)指令主要執(zhí)行這樣一種操作

圖4一10模擬了兩種不同情況下放電到0的過程，第一個(gè)下降沿為預(yù)沖到VDD的情二個(gè)下降沿為預(yù)沖到vDD一v，的情況，當(dāng)負(fù)載電容為0.01Pf時(shí)，預(yù)沖到vDD的下降3.05e一115，預(yù)沖到VDD一V:的下降延時(shí)為1.37e一115，僅是之前下降沿延時(shí)的一，由此可見，采用NMOS連接反相時(shí)鐘作為輸入節(jié)點(diǎn)預(yù)沖管，相比采用PMOS管以獲得較大的性能提升。(3)輸出節(jié)點(diǎn)預(yù)沖及保持電路輸出節(jié)點(diǎn)預(yù)沖及保持電路包括輸出預(yù)沖和電平恢復(fù)兩部分，如圖4一11所示。輸由一個(gè)連接到時(shí)鐘端的PMOS管來完成，clk為低時(shí)對(duì)輸出節(jié)點(diǎn)預(yù)沖，clk為高時(shí)求clk--州Q卜/圖4一11輸出節(jié)點(diǎn)預(yù)沖電路

【參考文獻(xiàn)】：
期刊論文
[1]深亞微米下ASIC后端設(shè)計(jì)及實(shí)例[J]. 何小虎,胡慶生,肖潔.  中國(guó)集成電路. 2006(08)
[2]高速動(dòng)態(tài)電路設(shè)計(jì)[J]. 王永建,彭洪,張志峰,林正浩.  集成電路應(yīng)用. 2006(02)
[3]ASIC設(shè)計(jì)流程和方法[J]. 王永清,王禮生.  中國(guó)集成電路. 2005(12)
[4]深亞微米集成電路靜態(tài)功耗的優(yōu)化[J]. 石喬林,李天陽,田海燕.  微計(jì)算機(jī)信息. 2005(25)
[5]DSP芯片核內(nèi)高性能移位器設(shè)計(jì)與驗(yàn)證[J]. 姚軍,陳杰,林兆軍.  計(jì)算機(jī)工程與設(shè)計(jì). 2005(08)
[6]動(dòng)態(tài)CMOS多米諾邏輯電路的研究[J]. 范軍,張宏,張宏慶,沈桂芬.  遼寧大學(xué)學(xué)報(bào)(自然科學(xué)版). 2005(03)
[7]深亞微米集成電路設(shè)計(jì)中串?dāng)_分析與解決方法[J]. 馬劍武,陳書明,孫永節(jié).  計(jì)算機(jī)工程與科學(xué). 2005(04)
[8]深亞微米MOSFET閾值電壓模型[J]. 李艷萍,徐靜平,陳衛(wèi)兵,鄒曉.  微電子學(xué). 2005(01)
[9]基于FPGA實(shí)現(xiàn)快速移位器的設(shè)計(jì)方案比較[J]. 陳雷,高德遠(yuǎn),樊曉椏,胡劍,周昔平.  計(jì)算機(jī)工程與應(yīng)用. 2003(31)
[10]一種高性能32位移位寄存器單元的設(shè)計(jì)[J]. 李強(qiáng),楊雪飛,楊青松,程君俠.  半導(dǎo)體技術(shù). 2003(07)



本文編號(hào)：3271970