當前,集成電路產業(yè)進入了以納米工藝為代表的SOC（System On Chip）時代,工藝的特征尺寸越來越小,工藝的進步對設計方法學提出了新的挑戰(zhàn)。由于設計規(guī)模的擴大,芯片的功能設計、仿真、形式驗證、測試等都遇到了新的問題。在芯片的物理實現領域,由于特征尺寸的變小,物理實現遇到了以連線延遲為代表的很多全新的問題。 本文介紹了超深亞微米條件下物理實現和驗證的流程,全面分析了新工藝帶來的物理實現和驗證方面的問題。根據新工藝的特性提出了一種先進的0.18um工藝條件下的物理設計和驗證流程,根據該流程實現了32位嵌入式CPU CK510;針對流程中現有IR-drop分析方法的缺點,提出了一種新的能有效找到最大壓降的IR-drop分析法;為了下一步將CK510系列移植到更新的工藝,完成了90nm工藝標準單元的可制造性設計工作。 本論文的主要工作和創(chuàng)新如下: 1.介紹了超深亞微米工藝條件物理實現的具體流程,重點分析了流程中一些新的技術,如物理綜合、虛擬流片、IR-drop驗證技術。 2.結合CK510的總體結構和性能要求,分析了在0.18um工藝條件下物理實現的特點,提出了... 

【文章來源】：浙江大學浙江省 211工程院校 985工程院校 教育部直屬院校

【文章頁數】：103 頁

【學位級別】：博士

【部分圖文】：

物理實現和驗證流程0]ll2)硅虛擬原型設計(silieonv如Utalporot帥nig)

這些問題解決后，設計者把所有的部分集成在一起，進行全芯片的分析，發(fā)現其中的問題，然后進行下一輪的設計反復。如圖2一5所示，SV戶將物理實現和驗證的所有步驟集中到單一的全芯片設計環(huán)境中。設計上的任何改變都要迅速的通過SV尸得到完全的各方面的體現，通過快速的硅虛擬原型技術，設計者能很快的知道對芯片所做的任何修改會產生什么樣的結果。工業(yè)界認為1]t，o.13um以下的設計需要每天進行一次硅虛擬原型設計，這樣，設計者才能達到硅片上的時序收斂。圖2一5以硅虛擬原型為核心的物理實現[ll2.4布局(flooprln)a由于工具處理能力的限制，大的設計要分成若干個小的模塊來實現。布局的主要任務是:

CK510的布局(flooprlna)

【參考文獻】：
期刊論文
[1]一種用于標準單元版圖交替移相掩模相位兼容性規(guī)則檢查的工具[J]. 高根生,史崢,陳曄,嚴曉浪.  半導體學報. 2004(05)
[2]高速CMOS電路的單元延時模型分析[J]. 李偉良,史崢,楊華中,王書江,嚴曉浪.  電路與系統(tǒng)學報. 2003(06)
[3]一種快速光刻模擬中二維成像輪廓提取的新方法[J]. 陳志錦,史崢,王國雄,付萍,嚴曉浪.  半導體學報. 2002(07)

碩士論文
[1]高性能低功耗嵌入式CPU中整數單元的設計研究[D]. 余龍理.浙江大學 2004



本文編號：3240213