傳統(tǒng)的處理器電路設(shè)計,通過引入大量的靜態(tài)設(shè)計余量來保證處理器在工藝、電壓、溫度（process,voltage,temperature,PVT）等變動下的工作穩(wěn)定性,但是靜態(tài)設(shè)計余量帶來的冗余電路明顯增加了電路的成本和功耗。時序容錯處理器采用時序錯誤檢測糾正技術(shù)動態(tài)修復(fù)建立時間錯誤,消除了靜態(tài)設(shè)計余量,同時仍保證處理器的工作穩(wěn)定性。本文從時序容錯處理器的糾錯性能和檢錯成本等關(guān)鍵技術(shù)點出發(fā),提出了多項針對時序錯誤檢測糾正技術(shù)的優(yōu)化方法。主要的研究工作分以下三個方面:1、基于時序借用的低性能損失現(xiàn)場錯誤糾正技術(shù)研究。針對基于指令回放技術(shù)的時序錯誤糾正導(dǎo)致的性能損失問題,本文提出了一種基于時序借用的現(xiàn)場錯誤糾正技術(shù)。寄存器檢測到時序錯誤時,使用時序錯誤鎖存器和數(shù)據(jù)糾正鎖存器記錄時序錯誤和當(dāng)時的寄存器輸入值,并使用時序錯誤信息將正確的輸入值糾正至寄存器輸出,從而完成了與錯誤檢測同步的現(xiàn)場錯誤糾正。實驗表明,現(xiàn)場錯誤糾正技術(shù)解決了傳統(tǒng)方法中糾錯性能損失較大的問題,大幅度提升時序容錯處理器的容錯能力。2、基于輕量級檢測糾正的錯誤消除技術(shù)研究。針對傳統(tǒng)時序容錯處理器中由時序檢測和糾正電路引入的額外成... 

【文章來源】：浙江大學(xué)浙江省 211工程院校 985工程院校 教育部直屬院校

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【學(xué)位級別】：博士

【部分圖文】：

，目圈

ＡＲＭ７?ＡＲＭ９?ＡＲＭ１１?Ｃｏｒｔｅｘ－Ａ?Ｃｏｒｔｅｘ－Ｒ?〇?Ｃｏｒｔｅｘ－Ｍ??圖１－２ＡＲＭ處理器的出貨量增長趨勢（引自ａｎａｎｄｔｅｃｈ）??最后，如圖１－３所示，因為制造工藝的不斷深入發(fā)展，集成電路功耗的組成??比例開始發(fā)生變化，漏電流導(dǎo)致的靜態(tài)功耗占比不斷增加，在２２ｎｍ工藝之后己??經(jīng)逐漸成為了總功耗的主要部分［１＾１８］。處理器的靜態(tài)功耗基本上只與供電電壓和??電路面積相關(guān)，除工藝、材料層面的優(yōu)化手段之外，只能通過提高閾值電壓、降??低電源電壓、減少電路面積等方式進行［１９］。其中，降低電源電壓的設(shè)計方式最為??簡便，功耗優(yōu)化效果也最好。??３??

?：??Ｓｌｏｗｅｒ?ｃｙｃｌｅ??！?？?Ｆａｓｔｅｒ?ｃｙｃｌｅ??圖１－６五種不同的邏輯路徑作為延時檢測點（引自［４４］）??全局延時檢測技術(shù)的另一個缺點是該技術(shù)的ＴＲＣ?—般只在系統(tǒng)中實現(xiàn)一份??電路，這導(dǎo)致該電路無法對片上個部分之間不同的ＰＶＴ波動進行有效檢測，同時，??受檢測電路所處位置所限，ＴＲＣ的檢測準(zhǔn)確度還可能受其所處位置處的局部ＰＶＴ??波動影響。為了改善這個缺點，２００９年美國Ｉｎｔｅｌ公司的Ｊａｍｅｓ?Ｔｓｃｈａｎｚ和Ｋｅｉｔｈ??Ｂｏｗｍａｎ等人提出了以處理器流水線級為單位的ＴＲＣ檢測方案ｆ４５５。該技術(shù)也使用??了幾種不同種類的邏輯路徑作為ＴＲＣ，并在處理器每級流水線附近都增加了一個??ＴＲＣ，用來校準(zhǔn)各流水線局部ＰＶＴ波動導(dǎo)致的延時變化。實驗數(shù)據(jù)表明，這個方??案在一定程度上提升了全局延時檢測技術(shù)對局部ＰＶＴ波動的適應(yīng)性。??近年來

【參考文獻】：
期刊論文
[1]適應(yīng)寬溫環(huán)境的集成電路低功耗實現(xiàn)技術(shù)[J]. 邱吉冰,鄢貴海,韓銀和.  計算機工程與設(shè)計. 2016(01)
[2]基于關(guān)鍵路徑延時檢測的自適應(yīng)電壓縮減技術(shù)[J]. 秋攀,喬樹山,凌康,孫曉蕾,趙慧冬,宋強國.  半導(dǎo)體技術(shù). 2015(04)

博士論文
[1]處理器自查錯糾錯技術(shù)：延時故障建模、設(shè)計決策與規(guī)劃[D]. 雷庭.清華大學(xué) 2011

碩士論文
[1]抗PVT變化的自適應(yīng)電源電壓調(diào)整電路設(shè)計[D]. 馮亞勇.哈爾濱工業(yè)大學(xué) 2011



本文編號：3237936